タゲットワクフロ:高密度脂蛋白ワークフローアドバイザーでサポートされる使用可能なワークフローをリストしたコンテキストメニュー。以下から選択します。

タ，ゲットプラットフォ，ム: HDLワクフロアドバザでサポトされるデバスをリストしたコンテキストメニュ。汎用asic / fpgaワクフロでは使用できません。

合成ル:合成ルを選択してから，合成タゲットの[ファミリ]、[デバ电子邮箱ス]、[パッケ，ジ]、[速度]を選択します。

使用している合成ルが[合成ル]オプションにない場合は，合成ルのパスの設定を参照してください。合成ルのパスの設定後、[更新]をクリックしてHDLワクフロアドバザでそのルが使用できるようにします。

プロジェクトフォルダ:プロジェクトフォルダ，名を指定します。

ツールのバージョン:このボックスは現在の合成ジョンを表示します。

サポ，トされていないバ，ジョンを許可:サポートされていない合成ツールのバージョンを使用している場合は,このチェックボックスを選択します。サポトされていない合成ジョンを引き続き使用してプロジェクトを作成できます。このチェックボックスをオフにすると,高密度脂蛋白编码器™は,このタスクを実行するときにエラーを生成します。このオプションは，サポトされている合成ルのバジョンを使用している場合は使用できません。

サポートされていないツールのバージョンを使用すると,合成に失敗する可能性があるため,使用することは推奨されません。サポトされているルのリストの詳細にいては，HDLの言語サポトおよびサポトされるサドパティ製ルとハドウェアを参照してください。

リファレンス設計:高密度脂蛋白编码器でサポートされるリファレンス設計と指定されたカスタムのリファレンス設計をリストしたコンテキストメニュー。カスタムボドおよびリファレンス設計の作成の詳細にいては，ボ，ドおよびリファレンス設計の登録システムを参照してください。

リファレンス設計:現在のリファレンス設計ジョンを表示するテキストボックス。サポトされるツールのバージョンと互換性のあるリファレンス設計ツールのバージョンを使用することを推奨します。ツール バージョンの不一致がある場合、HDL Coder は、このタスクを実行するときにエラーを生成します。ツール バージョンの不一致は、[プロジェクトを作成]タスクの失敗を引き起こす可能性があります。

[ジョンの不一致を無視]チェックボックスを選択すると，HDL Coderはエラ，ではなく警告を生成します。リファレンス設計プロジェクトの作成の続行を試みることができます。

リファレンス設計のパラメタ:リファレンス設計のパラメ，タ，のリスト。これらのパラメーターは,高密度脂蛋白编码器がサポートする既定のリファレンス設計で利用できるパラメーターまたはカスタムリファレンス設計のために定義するパラメーターです。詳細にいては，カスタムリファレンス設計のためのカスタムパラメ，タ，およびコ，ルバック関数の定義を参照してください。

Dutの各端子の名前，種類(入力と出力)，およびデ，タ型。

タゲットデバスで使用可能なI/Oリソスをリストしたコンテキストメニュ。

これらのリソスはデバスによって異なります。各リソースの詳細については,ご使用のFPGA開発ボードのドキュメンテーションを参照してください。

フリ，ラン:プロセッサとfpgaを自動的に同期しない場合に選択します。

コプロセッシング-ブロック:プロセッサとFPGAが連携して実行されるように,高密度脂蛋白编码器でFPGAの同期ロジックを自動的に生成する場合。このモードは,プロセッサのサンプル時間よりもFPGAの実行時間が短く,プロセッサの続行前にFPGAで同期を完了する必要がある場合に選択します。

テストポント信号がコド生成用にマクされます。HDL编码器によるテストポ编码器ント信号のモデル化およびデバッグを参照してください。

テストポaapl . exeントのHDL dut端子生成の有効化コンフィギュレ，ションセットオプションが有効になります。

ターゲットインターフェイステーブルが更新され,インターフェイステーブルにテストポイントの出力端子が表示されます。

Dutの各端子の名前，種類(入力，出力，テストポ)，およびデ，タ型。

タゲットデバスで使用可能なI/Oリソスをリストしたコンテキストメニュ。

これらのリソスはデバスによって異なります。各リソースの詳細については,ご使用のFPGA開発ボードのドキュメンテーションを参照してください。

プロセッサとfpgaの同期

カスタムIP地址コアの生成

Speedgoat仿金宝app真软件プログラム可能I / OモジュールでのFPGAプログラミングと構成

テストポaapl . exeントのHDL dut端子生成の有効化

布洛克:エラーまたは警告につながる状況を含む[モデルコンフィギュレーション]ダイアログボックスページへのハイパーリンク。

设置:エラ、または警告に、ながる状況の原因となったモデルパラメ、タ、の名前。

当前:設定の現在の値。

推荐:設定の推奨値。

级别:警告またはエラ，に，ながる状況の重要性。少なくとも，错误のタグが付いた設定を修正します。

Dutモデルまたはサブシステムの名前。

タ，ゲットコ，ド生成フォルダ，の名前とパス。

合成ルの名前。

デバ@ @スファミリの選択。

デバ@ @スの選択。

デバ▪▪スパッケ▪▪ジの選択。

デバ@ @ス速度の選択。

タ，ゲット周波数。

RTLコ，ドの生成:タ，ゲット言語でRTLコ，ドを生成します。

テストベンチを生成: HDL Coderの[コンフィギュレ，ションパラメ，タ，]，[テストベンチ]、[テストベンチ生成出力]で[hdlテストベンチ]が選択されている場合にテストベンチを生成します。

検証モデルを生成:元のモデルと生成されたコシミュレーションモデル間における遅延などの相違を強調表示する検証モデルを生成します。検証モデルでは，ストリ，ミング，リソ，ス共有および遅延の均衡化の効果を観察できます。

検証モデルには元のモデルのDUTと生成されたコシミュレーションモデルのDUTが含まれます。検証モデルを使用して,最適化したDUTの出力が元のDUTで生成される結果に対してビットトゥルーであるかどうかを検証できます。

IPコア名: IPコアの名前を入力します。

この設定は，dutブロックに対するIPCoreNameHDLブロックプロパティとしてモデルに保存されます。

IPコアバ，ジョン: IPコアのバ，ジョン番号を入力します。高密度脂蛋白编码器は IP コア名の後にバージョン番号を追加し、出力フォルダーの名前を生成します。

この設定は，dutブロックに対するIPCoreVersionHDLブロックプロパティとしてモデルに保存されます。

IPコアフォルダ(編集不可):高密度脂蛋白编码器は,表示されている出力フォルダーに,生成されたIPコアファイルとHTMLのドキュメンテーションを生成します。

IPリポジトリ: IPリポジトリフォルダ，がある場合は，そのパスを手動で入力するか，[参照]ボタンを使用してフォルダ，を選択します。生成されたIPコアが，このIPリポジトリフォルダ，にコピ，されます。

追加ソスファル:設計にブラックボックスaapl .ンタ.フェaapl .スを使用して既存のVerilog . exe^®またはVHDL^®コドを含める場合，ファル名を入力します。各ファ电子邮箱ル名をセミコロン(;)で区切って手動で入力するか，[追加]ボタンを使用して入力します。ソスファルの言語はタゲット言語と一致していなければなりません。

この設定は，dutブロックに対するIPCoreAdditionalFilesHDLブロックプロパティとしてモデルに保存されます。

FPGA数据采集のバッファサズ:生成されるIPコアのメモリのサescズを指定します。メモリの幅は，デ，タ信号の総ビット幅です。バッファサズは，128 * (2ⁿ）と等しい値を使用します。ここでnは整数です。既定では，バッファ，サ，ズは128（N = 0)です。nの最大値は13であり，バッファ，サ，ズの最大値が128 * (2¹³) = 1048576であることを意味します。

この設定は，dutブロックに対するIPDataCaptureBufferSizeHDLブロックプロパティとしてモデルに保存されます。

FPGA数据采集のシ，ケンスの最大深度: 1つ以上のトリガーステージでFPGAからデータを取得するシーケンスの最大深度を指定します。シ，ケンスの最大深度は1 ~ 10の範囲の整数です。既定では，シ，ケンスの最大深度は1です。複数のステージに対して一連のトリガー条件を与えることで指定したデータを取得するには,シーケンスの最大深度を1より大きい値に設定します。

この設定は，dutブロックに対するIPDataCaptureSequenceDepthHDLブロックプロパティとしてモデルに保存されます。

[插入JTAG MATLAB作为AXI Master]を選択すると,AXI4スレーブIDの幅の値がHDL编码器で生成されるDUT IPコアに応じて調整されます。[插入JTAG MATLAB作为AXI Master]を選択してカスタムIPを追加する場合は,調整された新しいスレーブIDの幅の値を指定しなければなりません。たとえば，[插入JTAG MATLAB作为AXI Master]を選択してカスタムIPを追加する際に，[プロジェクトを作成]タスクで次のエラ，メッセ，ジが表示されたとします。

ターゲットプラットフォームを通用英特尔または通用Xilinxのいずれかとして設定してIPコアを再生成します。その後，いずれかのdut端子をaxi4;新宽度=基础宽度+ log2(AXI master数量+1)を使用して新しい幅を計算し，計算した幅の値を[axi4スレブidの幅]に入力します。新しい幅の値で再生成されたIPコアをリファレンス設計フォルダ，に追加します。[プロジェクトを作成]を右クリックして[選択したタスクまで実行]を選択します。この例では，カスタムIPはI2CとI2sの2です。計算された新しい幅は13です。

IPコアレポ，トの生成: ipコアのHTMLドキュメンテ，ションを生成するには，このオプションをオンのままにします。

Axi4スレ，ブ書き込みレジスタで再読み取りを有効にする: AXI4スレーブインターフェイスを使用してAXI4スレーブレジスタに書き込まれる値を読み戻すには,このオプションをオンにします。このタスクを実行すると,コードジェネレーターはアドレスデコーダーロジックの各AXI4レジスタのMuxを追加します。このMuxは，値を読み込むときにデ，タの書き込み先のアドレスを比較します。複数のAXI4スレーブレジスタから値を読み込んでいる場合,読み戻しのロジックはMuxの長いチェーンとなり,合成周波数に影響する可能性があります。

この設定は，dutブロックに対するAXI4RegisterReadbackHDLブロックプロパティとしてモデルに保存されます。

既定のaxi4スレブンタフェスの生成:クロック,リセット,准备好,タイムスタンプなどの信号のAXI4スレーブインターフェイスをもつHDL IPコアを生成するには,このオプションをオンのままにします。AXI4スレーブインターフェイスをもたない汎用高密度脂蛋白IPコアを生成するには,このチェックボックスをオフにします。DUT端子をAXI4インターフェイスまたはAXI4-Liteインターフェイスにマッピングしないようにします。端子は外部IOインターフェイスまたは内部IOインターフェイスか,TLASTマッピングをもつAXI4-Streamインターフェイスにのみマッピングできます。

この設定は，dutブロックに対するGenerateDefaultAXI4SlaveHDLブロックプロパティとしてモデルに保存されます。

Dutのクロックネブル入力端子を表示: dutのクロックaapl . aapl .ブル入力端子を表示するには，このオプションをオンにします。クロックネブル入力端子を使用して，上流のIPからdutします。設計にAXI4スレーブインターフェイスにマッピングされている端子がある場合,このオプションは無効になります。

Dutのクロックネブル出力端子を表示:下流のIPへのクロックネブル出力端子を表示するには，このオプションをオンにします。クロック▪▪ネ▪ブル出力端子を使用して，下流のカスタム▪IPを駆動または同期します。

カスタムIP地址コアの生成

ボ，ドに依存しないHDL IPコアのSim金宝appulinkモデルからの生成

カスタムIPコアレポ，ト

サポトされているfpga合成ルのfpga合成プロジェクトの作成。

プロジェクトファイルを使用してサポートされているFPGA合成ツールを起動し,合成,マッピングおよび配置/配線タスクを実行。

元のモデルに合成ルで取得したクリティカルパスに関する注釈を付ける。

プロジェクトを作成

合成およびp / rを実行

合成結果をもモデルに注釈を付ける

サドパティ製の合成ルとバジョンのサポト

金宝appSimulinkモデルからのHDLコ，ド生成とFPGA合成

合成オブジェクティブのTclコマンドへのマッピング

生成されたHDLコ，ドの合成

マッピングとタ@ @ミング解析

配置配線

合成ルがバックグラウンドで起動されます。

以前に生成した合成プロジェクトが開き,高密度脂蛋白コードがコンパイルされ,設計が合成され,ネットリストと関連ファイルが出力されます。

[結果]サブペ@ @ンに合成のログが表示されます。

合成ルがバックグラウンドで起動されます。

マッピング処理が実行され，合成された論理設計がタ，ゲットfpgaにマッピングされます。

配置配線の段階で使用する回路記述ファ@ @ルが出力されます。

クリティカルパスの解析とソースモデルのバックアノテーションに使用する配線前のタイミングの情報が出力されます。

[結果]サブペ@ @ンにログが表示されます。

合成ルがバックグラウンドで起動されます。

前のマッピング処理で生成された回路記述を入力とする配置配線処理が実行され,FPGAプログラミングに適した回路記述が出力されます。

クリティカルパスの解析とソースモデルのバックアノテーションに使用する配線後のタイミングの情報が出力されます。

[結果]サブペ@ @ンにログが表示されます。

靶用射频板

次のいずれかを選択します。

文件夹与供应商HDL源代码

ベンダーのサポートサイトからダウンロードした射频インターフェイスHDLコードを含むフォルダーを指定します。[参照]を使用して正しいフォルダ，に移動します。

用户逻辑合成频率

設計を実行する最大周波数を指定します。この値は,ADI FMCOMMSまたはEpiq Bitshark™ブロックで指定されているアナログデジタルコンバーター(ADC)およびデジタルアナログコンバーター(DAC)のサンプリング周波数よりも高くなければなりません。

用户逻辑数据路径

[接收方数据路径]または【发射机数据路径】を選択します。

ボドIPアドレス

このフィールドでは,ボードのIPアドレスが既定のアドレス(192.168.10.1)でない場合に,IPアドレスを設定します。

ボドMACアドレス

ほとんどの場合，ボ，ドのMACアドレスを変更する必要はありません。ボードのMACアドレスを変更する必要があるのは,1つを超えるFPGA開発ボードを1台のコンピューターに接続する場合です(各ボードに対して個別のNICが必要です)。各アドレスが一意になるように，追加のボ，ドの[ボ，ドMACアドレス]を変更してください。

ファereplicationル:設計に追加するファ邮箱:ルの名前([追加]を使用)。

ファ▪▪ルタ▪▪プ:ファaapl . exeルタaapl . exeプ。ファ▪▪ルタ▪▪プはソフトウェアで識別されますが、結果をオーバーライドすることもできます。(硬件描述语言(VHDL))、(Verilog)、[EDIF网表)、[VQM网表)、(QSF文件)、(约束)または(其他)を選択できます。

追加:新規ファ化学键ルをリストに追加します。

削除:現在選択されているファ化学键ルをリストから削除します。

上:現在選択されているファ化学键ルをリストで上に移動します。

下:現在選択されているファ化学键ルをリストで下に移動します。

显示源文件的完整路径(チェックボックス):絶対パスが表示されます。このチェックボックスをオフにすると，ファ。

金宝appSimulinkソフトウェア▪▪ンタ▪▪フェ▪▪スモデルを生成——このパラメーターは,SoCデバイス用の仿真金宝app软件ソフトウェアインターフェイスモデルを生成する場合に選択します。ソフトウェアインターフェイスモデルは,元のモデルのハードウェアで実行する部分をAXIドライバーブロックに置き換えたものです。このパラメタはスタンドアロンfpgaボドでは使用できません。

金宝appSimulinkソフトウェアaapl . exeンタ. exeフェaapl . exeスモデルの生成後，嵌入式编码器^®を使用してモデルからcコ，ドを生成できます。このパラメーターは,ターゲットボードに対応する嵌入式编码器ハードウェアサポートパッケージがインストールされていないと使用できません。たとえば，タ，ゲットハ，ドウェアボ，ドがZynqデバ，スである場合は，Xilinx Zynq嵌入式编金宝app码器支持包^®平台が▪▪ンスト▪▪ルされている必要があります。

オペレ，ティングシステム—タゲットオペレティングシステムを選択します。

ホストタゲットンタフェス—ホストマシンとタゲットハドウェアの間の通信に使用するンタフェスを選択します。次のいずれかのオプションを使用します。

ホスト▪▪ンタ▪▪フェ▪▪スモデルの生成—このパラメタは，ホストンタフェスモデルを生成する場合に選択します。ホストンタフェスモデルでは，AXI Manager WriteブロックおよびAXI经理阅读ブロックを使用して,ターゲットハードウェアのメモリマップ位置に対するJTAGケーブルを介した書き込みと読み取りが可能です。

このパラメ，タ，を有効にするには，[ホストタ，ゲット，ンタ，フェ，ス]を[JTAG AXI管理器(HDL验证器)]に設定します。

ホスト▪▪ンタ▪▪フェ▪▪ススクリプトの生成—このパラメタは，ホストンタフェススクリプトを生成する場合に選択します。ホストインターフェイススクリプトには,ターゲットハードウェアに接続するためのコマンドと,AXIドライバーブロックまたはAXI经理を使用して生成されたIPコアの読み取りと書き込みを可能にするコマンドが含まれます。