开始使用滤波器设计HDL编码器

Filter Design HDL Coder™生成可合成的便携VHDL^®和Verilog^®用MATLAB设计实现定点滤波器的代码^®在fpga或asic上。它自动创建VHDL和Verilog测试台模拟，测试和验证生成的代码。

教程

• 基本的冷杉过滤器
  

  设计一个基本的量化离散时间FIR滤波器，生成滤波器的VHDL代码，并用生成的测试台对VHDL代码进行验证。

• 优化冷杉过滤器
  

  设计一个优化的FIR滤波器，为滤波器生成Verilog代码，并使用生成的测试台验证Verilog代码。

• IIR滤波器
  

  设计一个IIR滤波器，生成滤波器的VHDL代码，并用生成的测试台验证VHDL代码。

关于滤波器设计和HDL代码生成

• 自动HDL代码生成
  

  滤波器设计的HDL代码生成概述。

特色的例子

高密度脂蛋白巴特沃斯滤波器

演示了如何生成一个五阶巴特沃思滤波器的HDL代码。该滤波器的截止频率相对于采样率非常低，导致滤波器难以实现。此外，小的输入(8位)和输出(9位)字大小导致量化滤波器需要缩放才能实现。

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HDL最小相位优先滤波器

举例说明如何生成具有10位输入数据的最小相位first滤波器的HDL代码。这是一个采样率为96 kHz的带通滤波器，通频带从大约19 kHz到29 kHz。这种类型的滤波器通常用于线性相位不够充分和需要最小相位或尽可能接近的反馈环路。

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