使用Mixed-Signal Blockset™建模一个商用现货整数n锁相环(PLL)，具有双模量预缩放器，工作在4 GHz左右。您可以验证锁相环的性能，包括相位噪声。

预测锁相环(PLL)输出的相位噪声，使用锁相环测试台对锁相环进行仿真，并将仿真结果与理论预测进行比较。

使用“线性电路向导”块评估环路滤波电路设计细节对锁相环路性能的影响。

调优无源环滤波器的组件，以提高锁相环系统的环带宽。为了获得所需的环路频率响应，本例使用Control System Toolbox™软件中提供的固定结构调优方法计算环路滤波器参数。PLL系统使用来自Mixed-Signal Blockset™库的参考体系结构块进行建模。

使用Mixed-Signal Blockset™建立数字锁相环模型。在数字锁相环中，相位检测由时间数字转换器(TDC)完成，环路滤波由数字滤波器完成，振荡器为数字控制振荡器(DCO)。本例演示了TDC的行为模型，使用来自DSP系统工具箱™的BiquadFilter作为数字环路滤波器，并使用来自混合信号块集的vco和dac来建模DCO。