导出Verilog-A模型
用模型对象表示电路对象
在编写Verilog（射频电路对象的模型）之前，您需要创建一个rfmodel.rational对象来表示组件。
有两种方法可以创建RF模型对象:
您可以使用
理性作用你可以使用
rfmodel.rational构造函数直接指定组件的极点剩余表示。
本节讨论使用rational函数模型。有关使用构造函数的更多信息，请参阅rfmodel.rational参考页面。
当你使用理性函数创建一个rfmodel.rational对象，则指定的参数会影响生成的Verilog-A模型在电路模拟器中运行的速度。
你可以使用理性函数仅包含两个必需参数。语法为：
模型_obj=理性(频率,数据)
哪里
模型_obj是rational function模型对象的句柄。频率是与数据值相对应的频率值向量。数据是包含要拟合的数据的向量。
为了更快地进行模拟，请使用准确表示组件所需的最小极数创建模型对象。要控制极数，请使用以下语法：
模型_obj=理性(频率,数据,托尔,重量,延迟因子)
哪里
托尔-相对误差拟合公差，以分贝为单位。指定应用程序的最大可接受公差。使用更严格的公差值可能会强制理性函数向模型中添加更多极点，以实现更好的拟合。重量-指定每个频率处拟合权重的向量。延迟因子-控制用于拟合数据的延迟量的值。延迟会在频域中引入相移，这可能需要大量极点才能使用有理函数模型拟合。指定延迟因子时理性函数将延迟表示为指数相移。这种相移允许函数使用较少的极点来拟合数据。
这些参数将在中详细描述理性函数参考页。
笔记
也可以直接使用恩波利斯参数。该方法不能保证模型的准确性，因此不应指定恩波利斯当准确性至关重要时。有关恩波利斯参数，请参阅理性参考页面。
如果您计划将Verilog-A模块集成到使用详细模型(如晶体管级电路模型)进行仿真的大型设计中，则Verilog-A模块所消耗的仿真时间可能会对总体仿真时间产生很小的影响。在这种情况下，没有理由花时间优化组件的合理函数模型。
有关理性函数参数，请参阅理性参考页面。
编写Verilog-A模块
你使用writeva方法创建描述RF模型对象的Verilog-a模块。此方法将模块写入指定文件。使用以下语法：
状态=写入(模型_obj，'obj1'，{'可使”、“酒店'},{'输出”、“奥顿'})
为模型对象编写Verilog-a模块模型_obj归档obj1.va.模块具有差分输入网络，可使和酒店，以及差分输出网络，输出和奥顿. 该方法返回地位，逻辑值为符合事实的如果操作成功，并且错误的否则
这个写参考页详细描述了方法参数。
RF工具箱中显示了导出Verilog-a模块的示例™ 实例高速背板建模（Verilog-a模块的Rational功能）.
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