使用MATLAB®作为AXI Master访问连接到FPGA的外部DDR存储器。FPGA设计实例化一个用于访问DDR存储器的Intel®DDR存储器控制器。该内存控制器提供了一个内存映射的从接口，用于从FPGA进行读写操作。MATLAB作为AXI主特性提供了一个AXI主IP，允许MATLAB访问FPGA中的任何内存映射从IP。在这个例子中，我们演示了如何将JTAG MATLAB作为AXI主IP或以太网MATLAB作为AXI主IP集成到Qsys设计中，然后从MATLAB读取和写入DDR内存。

使用HDL Coder™IP核生成工作流为英特尔®部件开发参考设计，这些部件不使用嵌入式ARM®处理器，但仍然使用HDL Coder生成的AXI接口来控制待测设计(DUT)。本例使用HDL验证器™MATLAB®作为axis主IP，通过启用参考设计参数选项来访问HDL编码器生成的DUT寄存器插入JTAG MATLAB作为AXI Master．然后可以直接从MATLAB访问DUT寄存器。或者，您可以使用Intel Qsys JTAG to Avalon®Master Bridge IP在Qsys系统控制台中使用Tcl命令访问FPGA寄存器。对于Intel JTAG AXI Master，您必须创建一个自定义参考设计。FPGA设计是在Arrow®DECA MAX®-10 FPGA评估套件上实现的。

使用HDL验证器™以太网MATLAB®作为AXI主IP访问HDL编码器™产品生成的寄存器。MATLAB AXI master提供直接从MATLAB访问FPGA寄存器。