支持HDL代码生成金宝app无线HDL工具箱

“无线HDL工具箱”中的大多数块都支持HDL代码生成。金宝app

以下代码块仅用于模拟，不支持HDL代码生成:金宝app

支持HDL代码生成的其他块金宝app

其他MathWorks^®下载188bet金宝搏产品还包括支持HDL代码生成的模块，金宝app您可以使用它们来构建您的设计。

要从所有已安装的产品创建支持hdl的块库，请输入下载188bet金宝搏金宝apphdllib(高密度脂蛋白编码器)在MATLAB中^®命令行。该命令需要HDL Coder许可证。

您还可以通过筛选块引用列表来查看文档中支持HDL代码生成的块。金宝app点击块在“帮助”窗口顶部的蓝色栏中，然后选择HDL代码生成选中左列底部的复选框。这些块在各自的产品中列出。下载188bet金宝搏您可以使用左列中的目录在产品和类别之间导航。下载188bet金宝搏

请参考每个块页面的“扩展功能> HDL代码生成”部分，了解块实现、属性和HDL代码生成的限制。

流样本接口在HDL

无线HDL工具箱块使用的流样本控制总线数据类型在HDL中被平化为单独的信号。

在VHDL中，接口被声明为:

PORT(clk: IN std_logic;reset: IN std_logic;enb: IN std_logic;in0: IN std_logic_vector(7 DOWNTO 0);——uint8 in1_start: IN std_logic;in1_end: IN std_logic;in1_valid: IN std_logic;out0: OUT std_logic_vector(7 DOWNTO 0);——uint8 out1_start: OUT std_logic;out1_end: OUT std_logic; out1_valid : OUT std_logic );

在Verilog中，接口被声明为:

输入时钟;输入重置;输入enb;输入[7:0]in0;// uint8 input in1_start;输入in1_end;输入in1_valid;输出[7:0]out0;// uint8 output out1_start;输出out1_end; output out1_valid;