功能验证通常在ASIC、SoC FPGA和FPGA设计项目上消耗最多的时间和资源。为了提高效率，核查小组正在采用Accelera的普遍核查方法（UVM）标准以及IEEE标准1800 SystemVerilog（请参阅：最新博客博客第6部分和博客第10部分).
这种方法背后的主要目标是通过可重用的验证组件提高验证效率。但是，手动创建和调试UVM验证组件仍需要大量工作（请参阅：博客第8部分).
因为许多芯片设计项目都是以算法开始的MATLAB®或者金宝app®，通过在UVM验证环境中重用MATLAB代码或Simulink模型，可以减少测试台开发工作。金宝app
HDL验证器™ 可以从MATLAB代码或Simulink模型自动生成SystemVerilog DPI组件。此组件可以用作UVM验证记分板中的黄金参考棋盘模型、混合信号模拟中的行为数金宝app字或模拟组件模型，或UVM验证刺激中的序列项。
HDL验证器还可以直接从Simulink模型生成UVM组件。HDL验证器生成SystemVerilog UVM金宝app序列和记分牌试验台模型的组件。它还为正在测试的行为设计（DUT）生成SystemVerilog文件。然后，可以用手工编码的RTL或使用HDL编码器生成的RTL替换行为DUT。
生成的组件可以在Mentor Graphics中作为完整的UVM环境运行®MODELEIM®还是克斯塔®抑扬顿挫®尖晶石™, 还是通俗®风投®. 或者，生成的组件可以合并到现有的UVM环境中。
从Simulink模型生成UVM测试台或测试组件。金宝app
有关更多信息，请参阅HDL验证器.
