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SystemVerilog DPI测试长椅

高密度脂蛋白校验™提供了两种类型的测试的长凳上,生成一个c语言组件集成到一个SystemVerilog试验台直接编程接口(DPI)。一个试验台验证生成的C组件对保存的数据向量模型金宝app^®子系统。另一个试验台验证生成的HDL代码对C组件从整个仿真软件生成模型。金宝app

组件测试台上,当你从一个仿真软件生成一个C组件子系统作为DPI组件,您可以生成一个SystemVerilog试验台。金宝app试验台验证生成的DPI组件对数据向量从仿真软件模型。金宝app这个特性可以在模型中配置参数对话框,下代码生成。看到生成SystemVerilog DPI组件。
HDL代码测试台上,当你从一个子系统生成HDL代码使用HDL编码™,您可以生成一个SystemVerilog试验台。这个试验台比较HDL的输出实现与仿真软件模型的结果。金宝app您可以访问这个特性在高密度脂蛋白工作流顾问HDL代码生成>设置Testbench选项,或在模型配置参数对话框,下HDL代码生成>试验台。另外,对于命令行访问,设置GenerateSVDPITestBench的属性makehdltb(高密度脂蛋白编码器)。看到使用SystemVerilog DPI试验台验证HDL设计(高密度脂蛋白编码器)。

这两种类型的长凳上需要进行测试金宝app仿真软件编码器™许可证。

限制

高密度脂蛋白校验矩阵和向量转换为一维数组SystemVerilog。例如,一个4×2的矩阵矩阵模型转化为一维SystemVerilo金宝appg八个元素的数组。
这些子系统不支持DPI试验台一代:金宝app
- 触发子系统
- 启用子系统
- 子系统与行动端口

组件测试工作台

SystemVerilog DPI组件生成器还创建了一个试验台。您可以使用该试验台验证生成的SystemVerilog组件的功能与原模型子系统。金宝app试验台可以节省数据向量从仿真软件仿真应用的刺激和检查输出组件。金宝app这个试验台并不打算取代系统试验台为您自己的应用程序。不过,您可以使用生成的试验台作为自己的例子开始系统试验台。

如果你启用登录测试点在你的模型中,生成的试验台也比较的信号值SystemVerilog组件从仿真软件记录值。金宝app

请注意

高密度脂蛋白验证器不支持定制SystemVe金宝apprilog代码生成的试验台的一代。看到定制。

多重速率的组件测试工作台

当你与多个子系统包含信号采样率,生成的试验台包括定时控制器模块。时间控制器生成输入时钟信号在适当的利率。检查输入的刺激和预期的数据输出应用和根据他们的样本率。

HDL代码试验台

当你从一个子系统,生成HDL代码使用HDL编码,您还可以生成一个SystemVerilog DPI试验台。这个试验台比较HDL的输出实现与仿真软件模型的结果。金宝app除了C代码DUT子系统,编码器还生成C代码模型,生成输入刺激的一部分。代的这个试验台是速度比大型数据集的默认HDL试验台。这种优势是由于编码器不运行仿真软件模型获取的输入和输出数据向量。金宝app生成的C组件计算输入的刺激和输出结果与HDL实现。