主要内容

使用Xilinx RFSoC设备发送和接收音调-第2部分部署

这个例子使用了:

开放的例子

本示例展示了如何使用SoC Blockset™在Xilinx®RFSoC器件上实现和验证设计。您可以在Xilinx RFSoC评估套件上部署一个系统，该系统从FPGA生成正弦音调，通过多个RF通道传输它，并将其接收回设备以完成环回。有关系统的建模和仿真，请参见使用Xilinx RFSoC设备发送和接收音调-第1部分系统设计的例子。

金宝app支持硬件平台:

  • Xilinx®Zynq UltraScale®+ ZCU111评估试剂盒+ XM500 Balun卡

  • Xilinx®Zynq UltraScale®+ ZCU216评估试剂盒+ XM655 Balun卡

  • Xilinx®Zynq UltraScale®+ ZCU208评估试剂盒+ XM655 Balun卡

在硬件上实现和运行

ZCU111工具包硬件设置

按照下表的连接方式，连接XM500 Balun卡上的SMA连接器，完成dac与adc之间的环回。使用直流块差分通道环回。

要实现soc_rfsoc_datacapture模型的支持SoC板，使金宝app用SoC建设者工具。确保硬件板选项设置为Xilinx Zynq UltraScale+ RFSoC ZCU111评估试剂盒在片上系统选项卡中的Simuli金宝appnk工具条。

打开SoC建设者,点击配置、构建和部署．后SoC建设者打开工具，按以下步骤操作:

  1. 在设置屏幕上,选择构建模型．点击下一个．

  2. 在选择构建操作屏幕上,选择构建和加载外部模式．点击下一个．

  3. 在选择项目文件夹屏幕，指定项目文件夹。点击下一个．

  4. 在回顾硬件映射屏幕上,单击下一个．

  5. 在回顾内存映射屏幕上，查看内存映射，单击查看/编辑．点击下一个．

  6. 在验证模型屏幕上，要查看该模型的兼容性，请单击验证．点击下一个．

  7. 在构建模型屏幕上，要构建模型，单击构建．当FPGA合成开始时，会打开一个外部外壳。点击下一个．

  8. 在连接硬件界面，单击，测试主机与SoC板的连通性测试连接．去运行应用程序屏幕上,单击下一个．

FPGA合成通常需要30分钟以上才能完成。为了节省时间，您可以按照以下步骤使用提供的预生成的比特流。

  • 关闭外壳以终止合成。

  • 通过在MATLAB命令提示符中输入此命令，将预先生成的位流复制到项目文件夹。

拷贝文件(fullfile (matlabshared.sup金宝appportpkg.getSupportPackageRoot,.．.“工具箱”，“soc”，“金宝appsupportpackages”，“xilinxsoc”，.．.“xilinxsocexamples”，“比特流”，.．.“soc_rfsoc_datacapture-XilinxZynqUltraScale_RFSoCZCU111EvaluationKit.bit”)，”。/ soc_prj '）;

  • 加载预生成的比特流，并通过单击在SoC板上运行模型加载和运行．

加载位文件后，打开生成的软件模型，从顶层模型中复制频谱分析仪和示波器，并连接到如图所示的速率转换块，运行模型。您可以在频谱分析仪中观察到ADC通道1默认的音调频率。

在外部模式下运行模型，并在频谱分析仪上验证接收到的音调为0.5 MHz。默认情况下，ADC通道1被配置为可视化。若要选择不同的ADC通道，请修改adcChannelSelect价值。通过各种DAC通道传输的音调信号有不同的比例。这被看作是在光谱范围内接收到的音调的峰值的差异。例如，使用adcChannelSelect价值5(对应通道5)导致频谱分析仪上的峰值比通道1低。

请注意在XM500 Balun卡的通道3和通道4中看不到任何输出。这些信道支持1 ~ 4 GHz金宝app范围，高于0.5 MHz的传输频率。

在ZCU216硬件上实现和运行

连接XM655 Balun卡，完成dac和adc之间的环回，如表所示。

要实现soc_rfsoc_IQ_datacapture_top模型的支持SoC板，使金宝app用SoC建设者工具。确保硬件板选项设置为Xilinx®Zynq UltraScale+(R) ZCU216评估试剂盒在片上系统选项卡中的Simuli金宝appnk工具条，并执行相同的操作SoC建设者步骤定义在上面的部分，但要加载预生成的比特流使用以下命令的ZCU216评估套件。

拷贝文件(fullfile (matlabshared.sup金宝appportpkg.getSupportPackageRoot,“工具箱”，“soc”，“金宝appsupportpackages”，“xilinxsoc”，“xilinxsocexamples”，“比特流”，“soc_rfsoc_IQ_datacapture_top-XilinxZynqUltraScale_RFSoCZCU216EvaluationKit.bit”)，”。/ soc_prj '）;

在外部模式下运行软件模型，并在频谱分析仪上验证接收到的音调为0.5 MHz。

在ZCU208硬件上实现和运行

连接XM655 Balun卡，完成dac和adc之间的环回，如表所示。

要实现soc_IQ_datacapture_top模型的支持SoC板，使金宝app用SoC建设者工具。确保硬件板选项设置为Xilinx®Zynq UltraScale+(R) ZCU208评估试剂盒在片上系统选项卡中的Simuli金宝appnk工具条，并执行相同的操作SoC建设者步骤定义在上面的部分，但加载预生成的比特流使用以下命令的ZCU208评估套件。

拷贝文件(fullfile (matlabshared.sup金宝appportpkg.getSupportPackageRoot,“工具箱”，“soc”，“金宝appsupportpackages”，“xilinxsoc”，“xilinxsocexamples”，“比特流”，“soc_IQ_datacapture_top-XilinxZynqUltraScale_RFSoCZCU208EvaluationKit.bit”)，”。/ soc_prj '）;

在外部模式下运行软件模型，并在频谱分析仪上验证接收到的音调为15mhz。

分析结果

您可以使用SoC Blockset的设备上分析功能来分析处理器任务持续时间的执行。该工具用于调试和验证任务是否通过从FPGA异步接收的数据及时完成。

要启用处理器任务分析，请在生成的软件模型中打开Configuration Parameter对话框并选择硬件实现>硬件板设置>处理器任务分析．选择在SDI展示然后选择保存到文件．

集仪表来代码．设置仿真停止时间为10秒，并在外部模式下运行模型。模拟完成后，打开模拟数据检查器(SDI)，导航到最新运行，并添加一个信号DataReadTask到情节。从图中可以观察到帧速率为2毫秒。

总结

本示例演示了如何通过在Xilinx RFSoC设备上包含射频数据转换器来实现无线设计。使用SoC建设者，您实现了一个从FPGA生成音调的系统，并通过RF数据转换器块执行环回。您验证了系统在硬件上按预期工作。

另请参阅

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