主要内容
Xilinx Zyn金宝appq平台的HDL编码器支持包
的FPGA部分生成代码ZynqSoC
Xilinx的HDL编金宝app码器™支持包®Zynq®平台金宝app支持使用Xilinx Vivado生成可以集成到FPGA设计中的IP核®或Xilinx ISE。当与…连用时嵌入式编码器®金宝appXilinx Zynq平台的支持包在Xilinx Zynq SoC的编程中，可以使用C语言和HDL代码生成。软硬件协同设计的工作流程包括模拟、原型设计、验证和实现。
设置和配置
下载并安装与第三方EDA工具和支持的硬件一金宝app起使用的支持包
硬件软件合作设计基础知识
了解软硬件协同设计工作流以及如何使用workflow Advisor在SoC平台上运行算法
建模
在Simulink中为你的算法建模金宝app®通过使用一种简化的协议来映射到axis 4- stream、axis 4- stream视频或axis 4主接口
自定义IP核生成
从你的DUT生成HDL IP核部署到默认的系统参考设计或自定义参考设计注册在板
定制板和参考设计
为Xilinx Zynq平台定义和注册自定义参考设计或自定义板
部署和验证
创建包含用户编程的比特流，并将其下载到Xilinx Zynq平台
您也可以从以下列表中选择一个网站:
