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导入HDL与Simulink共同模拟金宝app
金宝app®在FPGA和ASIC设计项目中广泛用于系统级模拟和早期验证。这些项目中有许多具有块和子系统,这些系统已经在VHDL中编写®或Verilog®。HDL Verifier™可以将此手写或重复使用的代码导入到可仿真块中,该块将Simulink连接到Mentor的HDL Simulator金宝app®或节奏®。
该视频演示了导入VHDL的工作流程,以用于模拟Mentor Questa中的电源功能®连接到Simulink中的测试环境。金宝app它还详细介绍了如何指定数据类型和样本时间映射以进行准确有效的共同构图。
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