MATLAB的答案

使子系统生成的HDL代码中使用多路复用器吗?

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MathWorks支金宝app持团队
MathWorks支金宝app持团队 2021年12月10日
编辑: Bharath Venkataraman 2021年12月13日
我想设计一个模型我一定部分的代码运行在1/3的时钟频率,为了避免违反时间休息。我这样做将使子系统中的内容和时钟频率的脉冲发生在1/3。然而,我想确认是否启用子系统块使用多路复用器或类似的逻辑合成HDL代码来实现启用,这将导致违反时机。或有其他选项来生成代码的子系统,以防止子系统运行期间当子系统不启用?

在回答这个问题。

接受的答案

MathWorks支金宝app持团队
MathWorks支金宝app持团队 2021年12月10日
简短的回答是,使子系统连接使信号到寄存器不使用多路复用器,但这并不是推荐的工作流。
当运行一个模拟的一部分以较慢的速度,以避免时间违规,你想降低采样率的块。我建议您模型较慢的慢设计的一部分样本在仿真软件和使用enable-based多周期路径约束满足时间要求的合成工具。金宝app
模型较慢的部分设计时以较慢的速度在仿真软件中,高密度脂蛋白编码器生成时钟使高每N周期信号,有效地减缓了逻辑。金宝app然而,合成工具定时分析需要额外的信息来理解时间限制可以放宽;这就是为什么HDL编码器还生成多循环路径约束,以帮助您满足时间要求。
请看看下面的文档的更多信息条
//www.tatmou.com/help/releases/R2021b/hdlcoder/ug/enable-based-multicycle-constraints.html
请参见下面的例子从我们的网站文档:
//www.tatmou.com/help/releases/R2021b/hdlcoder/ug/multicycle-path-constraints.html
或者,您也可以尝试使用一个高密度脂蛋白编码器特性——时钟频率流水线——插入更多的管道寄存器时钟频率直接满足时间要求。请看下面的例子:
//www.tatmou.com/help/releases/R2021b/hdlcoder/ug/clock-rate-pipelining.html

答案(1)

Bharath Venkataraman
Bharath Venkataraman 2021年12月13日
编辑:Bharath Venkataraman 2021年12月13日
为了得到不同的利率,通过时钟使或多个时钟,你需要模型的信号在不同样本。为了达到这个目标,你可以发送一个信号通过速度过渡或downsample块。
可以使用时间限制来约束通过时钟使(高密度脂蛋白编码器可以生成这些 多周期的时间限制 ),或者你可以 与多个时钟生成HDL代码 并指定合成的时钟。
这两个选项可用的HDL编码UI。
希望这有助于
Bharath