法拉第SIP进行加速发展和收缩时NAND Flash控制器ECC引擎门数与基于模型的设计57％

在Faraday的开发工作流程中，工程师创建设计模块，可以快速配置并组装成集成的系统级模型。过去，这些模块是用SystemC、c++或Verilog手工编写的^®．当内存控制器标准改变时，模块必须被重新编码。手工编码不仅需要花费时间，而且这些模块通常必须移植到另一种语言中，以便在专有的模拟平台上进行RTL模拟。

当法拉第的模块包括离散时间交互，模拟本身很慢。例如，控制数据的用于双数据率（DDR）存储器或闪存中的流模块必须采用复杂的通信协议和管理大量数据的。模拟这些模块证明如此缓慢，以满足他们的最后期限，法拉第不得不限制的设计迭代和测试。很少有时间进行优化，工程师设计了最坏的情况，这导致次优与更多的门，和更高的成本超过必要的设计。

法拉第工程师成立于他们使用MATLAB新的工作流程^®,仿金宝app真软件^®, Stateflow^®以模型和模拟其系统级设计和Simulink编码器™和HDL编码器™，以从他们的模型代码。金宝app

在Simulink和s金宝apptatflow中，工程师们为多个设计模块建模，包括用于DDR和flash控制器的有限状态机(FSMs)。他们在Simulink中进行了广泛的模拟，以确保模型对于一系列配置的周期是准确的金宝app。他们使用MATLAB对模型进行统计分析。

在架构设计阶段，法拉第工程师评估了各种模块组合，并尝试了不同的参数值。他们利用模拟结果来优化和改进设计。陈说:“statflow使得工程师能够很容易地就复杂的控制器设计进行详细的交流，并在易于理解的抽象级别上进行交流。”

作为RTL模拟的一个更快的替代方案，Faraday的工程师使用Simulink Coder从他们的模型生成C代码。金宝app这段C代码提供了一个程序员的设计视图，可以集成到许多虚拟平台解决方案中，用于软件开发和系统级架构探索。金宝搏官方网站

在实施阶段，而不是手工编码的设计，法拉第工程师使用HDL编码器自动生成从相同的Simulink模型集成HDL代码到他们的RTL仿真。金宝app这个工作流程，使法拉第缩短他们的设计过程，因为他们从架构设计转移到基于FPGA的原型。

Faraday已完成DDR和flash控制器项目，并按时向客户交付SIP设计。工程团队的定位是通过重用和调整现有模型来加速未来内存控制器项目的开发。