主要内容
使用脚本运行HDL工作流
HDL工作流顾问指导您完成为Simulink生成HDL代码的各个阶段金宝app®子系统和FPGA的设计过程，如:
检查模型的HDL代码生成兼容性，并自动修复不兼容的设置。
生成HDL代码，一个测试平台，以及用于构建和运行代码和测试平台的脚本。
生成协同仿真或SystemVerilog DPI测试平台和代码覆盖(需要HDL验证器™)。
通过与第三方合成工具的集成进行合成和时间分析。
利用关键路径信息和合成过程中获得的其他信息对模型进行反标注。
为选定的FPGA开发目标设备完成自动化工作流程，包括FPGA在环仿真(需要HDL验证器)，和金宝app仿真软件实时™FPGA的I / O工作流。
要将HDL工作流作为命令行脚本运行，请使用您的Simulink设计配置并运行HDL workflow Advisor，然后导出一个脚本。金宝app该脚本使用HDL Workflow CLI命令执行与HDL Workflow Advisor相同的任务，包括FPGA位流或合成项目生成。
你可以为这些目标工作流导出一个HDL工作流脚本:
通用ASIC / FPGAFPGA-in-the-Loop(需要HDL验证许可)FPGA交钥匙IP核心代金宝appSimulink实时FPGA I/O(需要金宝app实时仿真软件）
要更新现有脚本，请将其导入到HDL Workflow Advisor中，修改任务，并导出更新后的脚本。或者，您可以手动编辑脚本。
导出一个HDL工作流脚本
在HDL Workflow Advisor中，配置并运行所有任务。
选择文件>出口到脚本．
在“导出工作流配置”对话框中，输入文件名并保存脚本。
该脚本是一个MATLAB®可以从命令行运行的文件。
请注意
当导出到脚本时，默认值如异步值重置类型不出口。当您从脚本导入时，如果模型没有改变，您将看不到脚本中的默认设置。
指定工作流脚本的详细程度
你可以使用冗长财产的hdlcoder.runWorkflow函数指定在代码生成和部署过程中生成的进度消息的详细级别。的工作流运行时生成详细消息hdlcoder。WorkflowConfig工作流配置对象,中国和仿真软金宝app件的设计,模型/ DUTname,设置冗长来在．
hdlcoder.runWorkflow (“模型/ DUTname”中国,“冗长”，“上”）;
在HDL工作流脚本中启用或禁用任务
控件来更新工作流配置对象，以禁用所有工作流任务clearAllTasks方法。
要重新启用所有工作流任务，请使用setAllTasks方法。
运行单个工作流任务
运行单个工作流任务而不重新运行其他工作流任务:
的方法禁用工作流配置对象中的所有任务
clearAllTasks方法。在工作流配置对象中，启用要运行的任务。
例如，如果您以前运行了一个HDL工作流脚本并生成了一个位流，那么您可以在不重新运行其他工作流任务的情况下对目标硬件进行编程。对象的目标设备编程任务hdlcoder。WorkflowConfig工作流配置对象,中国和仿真软金宝app件的设计,模型/ DUTname：
运行
clearAllTasks方法。hWC.clearAllTasks;
启用目标设备编程任务。
中国。RunTaskProgramTargetDevice = true;
运行工作流。
hdlcoder.runWorkflow (“模型/ DUTname”、中国);
导入一个HDL工作流脚本
在HDL Workflow Advisor中，选择文件>从脚本进口．
在“导入工作流配置”对话框中选择脚本文件，单击开放．
HDL Workflow Advisor使用导入的脚本设置更新任务。
请注意
当您导入一个HDL Workflow Advisor脚本时，请确保使用从HDL Workflow Advisor UI导出的相同脚本。
通用ASIC/FPGA工作流脚本示例
这个例子展示了如何配置和运行一个导出的HDL工作流脚本。
此脚本是针对Xilinx的通用ASIC/FPGA工作流脚本®Virtex®7设备。它使用Xilinx Vivado®合成工具。
打开并查看导出的HDL工作流脚本。
%导出工作流配置脚本%生成与MATLAB 9.5 (R2018b预发布)在14:42:37在29/03/2018%该脚本使用以下参数值生成:% Filename: 'S:\generic_workflow_example.m'%覆盖:true%评论:正确% Headers: true% DUT: 'sfir_fixed/symmetric_fir'%需要查看修改后的工作流程，执行如下命令:% > > hWC.export (DUT, sfir_fixed / symmetric_fir);%--------------------------------------------------------------------------%%加载模型load_system (“sfir_fixed”）;%%将模型恢复为默认的HDL参数% hdlrestoreparams (' sfir_fixed / symmetric_fir ');%%模型HDL参数%%设置模型“sfir_fixed”HDL参数hdlset_param (“sfir_fixed”，“GenerateCoSimModel”，“ModelSim”）;hdlset_param (“sfir_fixed”，“GenerateHDLTestBench”，“关闭”）;hdlset_param (“sfir_fixed”，“HDLSubsystem”，“sfir_fixed / symmetric_fir”）;hdlset_param (“sfir_fixed”，“SynthesisTool”，“Xilinx Vivado”）;hdlset_param (“sfir_fixed”，“SynthesisToolChipFamily”，“Virtex7”）;hdlset_param (“sfir_fixed”，“SynthesisToolDeviceName”，“xc7vx485t”）;hdlset_param (“sfir_fixed”，“SynthesisToolPackageName”，“ffg1761”）;hdlset_param (“sfir_fixed”，“SynthesisToolSpeedValue”，' 2 '）;hdlset_param (“sfir_fixed”，“TargetDirectory”，“hdl_prj \ hdlsrc”）;%%工作流配置设置使用默认设置构造工作流配置对象中国= hdlcoder。WorkflowConfig (“SynthesisTool”，“Xilinx Vivado”，“TargetWorkflow”，“通用ASIC / FPGA”）;%指定顶级项目目录中国。ProjectFolder =“hdl_prj”；%设置与合成工具版本相关的属性中国。所有owUnsupportedToolVersion = true;%设置要运行的工作流任务中国。RunTaskGenerateRTLCodeAndTestbench = true;中国。RunTaskVerifyWithHDLCosimulation = true;中国。RunTaskCreateProject = true;中国。RunTaskRunSynthesis = true;中国。RunTaskRunImplementation = false; hWC.RunTaskAnnotateModelWithSynthesisResult = true;%设置与RunTaskGenerateRTLCodeAndTestbench任务相关的属性中国。GenerateRTLCode = true;中国。GenerateTestbench = false;中国。GenerateValidationModel = false;设置与RunTaskCreateProject任务相关的属性中国。目标= hdlcoder.Objective.None;中国。AdditionalProjectCreationTclFiles =＇＇；%设置与RunTaskRunSynthesis任务相关的属性中国。SkipPreRouteTimingAnalysis = false;%设置与RunTaskRunImplementation任务相关的属性中国。IgnorePlaceAndRouteErrors = false;%设置与“RunTaskAnnotateModelWithSynthesisResult”任务相关的属性中国。CriticalPathSource =“pre-route”；中国。CriticalPathNumber = 1;中国。ShowAllPaths = false;中国。ShowDelayData = true;中国。ShowUniquePaths = false;中国。ShowEndsOnly = false;%验证工作流配置对象hWC.validate;%%运行工作流hdlcoder.runWorkflow (“sfir_fixed / symmetric_fir”、中国);
可以选择编辑脚本。
例如，启用或禁用hdlcoder。WorkflowConfig对象,中国．
运行HDL工作流脚本。
例如，脚本文件名为generic_workflow_example.m，在命令行输入:
generic_workflow_example.m
FPGA-in-the-Loop脚本示例
这个例子展示了如何配置和运行一个导出的HDL工作流脚本。
要生成一个HDL工作流脚本，使用您的Simulink设计配置并运行HDL workflow Advisor，然后导出脚本。金宝app
这个脚本是一个fpga在环工作流脚本，目标是Xilinx Virtex 5开发板，并使用Xilinx ISE合成工具。
打开并查看导出的HDL工作流脚本。
%--------------------------------------------------------------------------% HDL工作流脚本%生成与MATLAB 9.5 (R2018b预发布)在15:11:23 on 04/05/2018%该脚本使用以下参数值生成:% Filename: 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_FIL.m'%覆盖:true%评论:正确% Headers: true% DUT: 'sfir_fixed/symmetric_fir'%需要查看修改后的工作流程，执行如下命令:% > > hWC.export (DUT, sfir_fixed / symmetric_fir);%--------------------------------------------------------------------------%%加载模型load_system (“sfir_fixed”）;%%将模型恢复为默认的HDL参数% hdlrestoreparams (' sfir_fixed / symmetric_fir ');%%模型HDL参数%%设置模型“sfir_fixed”HDL参数hdlset_param (“sfir_fixed”，“HDLSubsystem”，“sfir_fixed / symmetric_fir”）;hdlset_param (“sfir_fixed”，“SynthesisTool”，“Xilinx Vivado”）;hdlset_param (“sfir_fixed”，“SynthesisToolChipFamily”，“Kintex7”）;hdlset_param (“sfir_fixed”，“SynthesisToolDeviceName”，“xc7k325t”）;hdlset_param (“sfir_fixed”，“SynthesisToolPackageName”，“ffg900”）;hdlset_param (“sfir_fixed”，“SynthesisToolSpeedValue”，' 2 '）;hdlset_param (“sfir_fixed”，“TargetDirectory”，“hdl_prj \ hdlsrc”）;hdlset_param (“sfir_fixed”，“TargetFrequency”25);hdlset_param (“sfir_fixed”，“TargetPlatform”，Xilinx Kintex-7 KC705开发板）;hdlset_param (“sfir_fixed”，“工作流程”，“FPGA-in-the-Loop”）;%%工作流配置设置使用默认设置构造工作流配置对象中国= hdlcoder。WorkflowConfig (“SynthesisTool”，“Xilinx Vivado”，“TargetWorkflow”，“FPGA-in-the-Loop”）;%指定顶级项目目录中国。ProjectFolder =“hdl_prj”；%设置要运行的工作流任务中国。RunTaskGenerateRTLCodeAndTestbench = true;中国。RunTaskVerifyWithHDLCosimulation = false;中国。RunTaskBuildFPGAInTheLoop = true;%设置与RunTaskGenerateRTLCodeAndTestbench任务相关的属性中国。GenerateRTLCode = true;中国。GenerateTestbench = false;中国。GenerateValidationModel = false;%设置与RunTaskBuildFPGAInTheLoop任务相关的属性中国。IPAddress =期间的“192.168.0.2；中国。MACAddress =“00-0A-35-02-21-8A”；中国。源文件=＇＇；中国。连接=“以太网”；中国。RunExternalBuild = true;%验证工作流配置对象hWC.validate;%%运行工作流hdlcoder.runWorkflow (“sfir_fixed / symmetric_fir”、中国);hdlcoder.runWorkflow (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA”、中国);
可以选择编辑脚本。
例如，启用或禁用hdlcoder。WorkflowConfig对象,中国．
运行HDL工作流脚本。
例如，脚本文件名为FIL_workflow_example.m，在命令行输入:
fil_workflow_example.m
FPGA Turnkey工作流程脚本示例
这个例子展示了如何配置和运行一个导出的HDL工作流脚本。
该脚本是针对Xilinx Virtex 5开发板的FPGA Turnkey工作流脚本。它使用Xilinx ISE合成工具。
打开并查看导出的HDL工作流脚本。
%导出工作流配置脚本%生成的MATLAB 8.6 (R2015b)在14:24:32在08/07/2015%的参数值:% Filename: 'S:\turnkey_workflow_example.m'%覆盖:true%评论:正确% Headers: true% DUT: 'hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA'%%加载模型load_system (“hdlcoderUARTServoControllerExample”）;%%模型HDL参数%设置模型HDL参数hdlset_param (“hdlcoderUARTServoControllerExample”，．..“HDLSubsystem”，“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA”）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“SynthesisTool”，“Xilinx ISE”）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“SynthesisToolChipFamily”，“Virtex5”）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“SynthesisToolDeviceName”，“xc5vsx50t”）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“SynthesisToolPackageName”，“ff1136”）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“SynthesisToolSpeedValue”，' 1 '）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“TargetDirectory”，“hdl_prj \ hdlsrc”）;hdlset_param (“hdlcoderUARTServoControllerExample”，．..“TargetPlatform”，Xilinx Virtex-5 ML506开发板）;hdlset_param (“hdlcoderUARTServoControllerExample”，“工作流程”，“FPGA交钥匙”）;%设置导入HDL参数hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / uart_rxd”，．..“IOInterface”，'RS-232串行端口Rx'）;hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / uart_rxd”，．..“IOInterfaceMapping”，“[0]”）;%设置Outport HDL参数hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / uart_txd”，．..“IOInterface”，RS-232串行端口Tx）;hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / uart_txd”，．..“IOInterfaceMapping”，“[0]”）;%设置Outport HDL参数hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA /版本”，．..“IOInterface”，' led General Purpose [0:7]'）;hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA /版本”，．..“IOInterfaceMapping”，“(0:3)”）;%设置Outport HDL参数hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / pwm_output”，．..“IOInterface”，'膨胀头J6 Pin 2-64 [0:31]'）;hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / pwm_output”，．..“IOInterfaceMapping”，“[0]”）;%设置Outport HDL参数hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / servo_debug1”，．..“IOInterface”，'膨胀头J6 Pin 2-64 [0:31]'）;hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / servo_debug1”，．..“IOInterfaceMapping”，“[1]”）;%设置Outport HDL参数hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / servo_debug2”，．..“IOInterface”，'膨胀头J6 Pin 2-64 [0:31]'）;hdlset_param (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA / servo_debug2”，．..“IOInterfaceMapping”，“[2]”）;%%工作流配置设置使用默认设置构造工作流配置对象中国= hdlcoder。WorkflowConfig (“SynthesisTool”，“Xilinx ISE”，．..“TargetWorkflow”，“FPGA交钥匙”）;%指定顶级项目目录中国。ProjectFolder =“hdl_prj”；%设置与合成工具版本相关的属性中国。所有owUnsupportedToolVersion = true;%设置要运行的工作流任务中国。RunTaskGenerateRTLCodeAndTestbench = true;中国。RunTaskVerifyWithHDLCosimulation = true;中国。RunTaskCreateProject = true;中国。RunTaskPerformLogicSynthesis = true;中国。RunTaskPerformMapping = true; hWC.RunTaskPerformPlaceAndRoute = true; hWC.RunTaskGenerateProgrammingFile = true; hWC.RunTaskProgramTargetDevice = false;%设置“创建项目任务”相关的属性中国。目标= hdlcoder.Objective.None;中国。AdditionalProjectCreationTclFiles =＇＇；%设置“执行映射任务”相关属性中国。SkipPreRouteTimingAnalysis = true;%设置“执行地点和路由任务”的相关属性中国。IgnorePlaceAndRouteErrors = false;%验证工作流配置对象hWC.validate;%%运行工作流hdlcoder.runWorkflow (“hdlcoderUARTServoControllerExample / UART_Servo_on_FPGA”、中国);
可以选择编辑脚本。
例如，启用或禁用hdlcoder。WorkflowConfig对象,中国．
运行HDL工作流脚本。
例如，脚本文件名为turnkey_workflow_example.m，在命令行输入:
turnkey_workflow_example.m
IP核生成工作流脚本示例
这个例子展示了如何配置和运行一个导出的HDL工作流脚本。
这个脚本是一个IP核心生成工作流脚本，目标是Altera®Cyclone V SoC开发工具包。它使用Altera Quartus II合成工具。
打开并查看导出的HDL工作流脚本。
%导出工作流配置脚本%生成的MATLAB 8.6 (R2015b)在14:42:16在08/07/2015%的参数值:% Filename: 'S:\ip_core_gen_workflow_example.m'%覆盖:true%评论:正确% Headers: true% DUT: 'hdlcoder_led_blink /led_counter'%%加载模型load_system (“hdlcoder_led_blinking”）;%%模型HDL参数%设置模型HDL参数hdlset_param (“hdlcoder_led_blinking”，．..“HDLSubsystem”，“hdlcoder_led_blinking / led_counter”）;hdlset_param (“hdlcoder_led_blinking”，“OptimizationReport”，“上”）;hdlset_param (“hdlcoder_led_blinking”，．..“ReferenceDesign”，'默认系统(Qsys 14.0)'）;hdlset_param (“hdlcoder_led_blinking”，“ResetType”，“同步”）;hdlset_param (“hdlcoder_led_blinking”，“ResourceReport”，“上”）;hdlset_param (“hdlcoder_led_blinking”，“SynthesisTool”，“阿尔特拉第四的二世”）;hdlset_param (“hdlcoder_led_blinking”，“SynthesisToolChipFamily”，“气旋V”）;hdlset_param (“hdlcoder_led_blinking”，“SynthesisToolDeviceName”，“5 csxfc6d6f31c6”）;hdlset_param (“hdlcoder_led_blinking”，“TargetDirectory”，“hdl_prj \ hdlsrc”）;hdlset_param (“hdlcoder_led_blinking”，．..“TargetPlatform”，Altera Cyclone V SoC development kit - Rev.D）;hdlset_param (“hdlcoder_led_blinking”，“可追溯性”，“上”）;hdlset_param (“hdlcoder_led_blinking”，“工作流程”，“IP核心代”）;%设置子系统HDL参数hdlset_param (“hdlcoder_led_blinking / led_counter”，．..“ProcessorFPGASynchronization”，“自由奔跑”）;%设置导入HDL参数hdlset_param (“hdlcoder_led_blinking / led_counter / Blink_frequency”，．..“IOInterface”，“AXI4”）;hdlset_param (“hdlcoder_led_blinking / led_counter / Blink_frequency”，．..“IOInterfaceMapping”，“x“100””）;hdlset_param (“hdlcoder_led_blinking / led_counter / Blink_frequency”，．..“IOInterfaceOptions”, {“RegisterInitialValue”, 5});%设置导入HDL参数hdlset_param (“hdlcoder_led_blinking / led_counter / Blink_direction”，．..“IOInterface”，“AXI4”）;hdlset_param (“hdlcoder_led_blinking / led_counter / Blink_direction”，．..“IOInterfaceMapping”，“x“104””）;hdlset_param (“hdlcoder_led_blinking / led_counter Blink_direction,……“IOInterfaceOptions”, {“RegisterInitialValue”1});%设置Outport HDL参数hdlset_param (“hdlcoder_led_blinking / led_counter /领导”，“IOInterface”，“外部端口”）;%设置Outport HDL参数hdlset_param (“hdlcoder_led_blinking / led_counter / Read_back”，“IOInterface”，“AXI4”）;hdlset_param (“hdlcoder_led_blinking / led_counter / Read_back”，．..“IOInterfaceMapping”，“x“108””）;hdlset_param (“hdlcoder_led_blinking / led_counter /读回,…“IOInterfaceOptions”, {“RegisterInitialValue”3});%%工作流配置设置使用默认设置构造工作流配置对象中国= hdlcoder。WorkflowConfig (“SynthesisTool”，“阿尔特拉第四的二世”，．..“TargetWorkflow”，“IP核心代”）;%指定顶级项目目录中国。ProjectFolder =“hdl_prj”；%设置与合成工具版本相关的属性中国。所有owUnsupportedToolVersion = true;%设置要运行的工作流任务中国。RunTaskGenerateRTLCodeAndIPCore = true;中国。RunTaskCreateProject = true;中国。RunTaskGenerateSoftwareInterface = false;中国。RunTaskBuildFPGABitstream = true;中国。RunTaskProgramTargetDevice = false;%设置与生成RTL代码和IP核心任务相关的属性中国。IPCoreRepository =＇＇；中国。GenerateIPCoreReport = true;%设置“创建项目任务”相关的属性中国。目标= hdlcoder.Objective.AreaOptimized;%设置与生成软件接口模型任务相关的属性中国。操作系统=＇＇；中国。AddLinuxDeviceDriver = false;%设置Build FPGA Bitstream Task相关属性中国。RunExternalBuild = true;中国。TclFileForSynthesisBuild = hdlcoder.BuildOption.Default;%验证工作流配置对象hWC.validate;%%运行工作流hdlcoder.runWorkflow (“hdlcoder_led_blinking / led_counter”、中国);
可以选择编辑脚本。
例如，启用或禁用hdlcoder。WorkflowConfig对象,中国．
运行HDL工作流脚本。
例如，脚本文件名为ip_core_workflow_example.m，在命令行输入:
ip_core_gen_workflow_example.m
金宝appSimulink实时FPGA I/O工作流示例
这个例子展示了如何配置和运行一个导出的HDL工作流脚本。
要生成一个HDL工作流脚本，使用您的Simulink设计配置并运行HDL workflow Advisor，然后导出脚本。金宝app
这个脚本是金宝appSimulink实时FPGA I/O工作流脚本的目标Speedgoat io333 - 325 k使用Xilinx Vivado合成工具。
打开并查看导出的HDL工作流脚本。
%--------------------------------------------------------------------------% HDL工作流脚本%用MATLAB 9.5生成(R2018b预发布)在2018年8月05日18:14:33%该脚本使用以下参数值生成:% Filename: 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_IO333.m'%覆盖:true%评论:正确% Headers: true% DUT: 'sfir_fixed/symmetric_fir'%需要查看修改后的工作流程，执行如下命令:% > > hWC.export (DUT, sfir_fixed / symmetric_fir);%--------------------------------------------------------------------------%%加载模型load_system (“sfir_fixed”）;%%将模型恢复为默认的HDL参数% hdlrestoreparams (' sfir_fixed / symmetric_fir ');%%模型HDL参数%%设置模型“sfir_fixed”HDL参数hdlset_param (“sfir_fixed”，“HDLSubsystem”，“sfir_fixed / symmetric_fir”）;hdlset_param (“sfir_fixed”，“SynthesisTool”，“Xilinx Vivado”）;hdlset_param (“sfir_fixed”，“SynthesisToolChipFamily”，“Kintex7”）;hdlset_param (“sfir_fixed”，“SynthesisToolDeviceName”，“xc7k325t”）;hdlset_param (“sfir_fixed”，“SynthesisToolPackageName”，“ffg900”）;hdlset_param (“sfir_fixed”，“SynthesisToolSpeedValue”，' 2 '）;hdlset_param (“sfir_fixed”，“TargetDirectory”，“hdl_prj \ hdlsrc”）;hdlset_param (“sfir_fixed”，“TargetFrequency”, 100);hdlset_param (“sfir_fixed”，“TargetPlatform”，“Speedgoat io333 - 325 k”）;hdlset_param (“sfir_fixed”，“工作流程”，S金宝appimulink实时FPGA I/O）;%%工作流配置设置使用默认设置构造工作流配置对象中国= hdlcoder。WorkflowConfig (“SynthesisTool”，“Xilinx Vivado”，“TargetWorkflow”，S金宝appimulink实时FPGA I/O）;%指定顶级项目目录中国。ProjectFolder =“hdl_prj”；中国。ReferenceDesignToolVersion =“2017.4”；中国。IgnoreToolVersionMismatch = false;%设置要运行的工作流任务中国。RunTaskGenerateRTLCodeAndIPCore = true;中国。RunTaskCreateProject = true;中国。RunTaskBuildFPGABitstream = true;中国。RunTaskGenerate金宝appSimulinkRealTimeInterface = true;%设置与runtaskgeneratertlcodeanddipcore任务相关的属性中国。IPCoreRepository =＇＇；中国。GenerateIPCoreReport = true;中国。GenerateIPCoreTestbench = false;中国。CustomIPTopHDLFile =＇＇；中国。AXI4RegisterReadback = false;中国。IPDataCaptureBufferSize =“128”；设置与RunTaskCreateProject任务相关的属性中国。目标= hdlcoder.Objective.None;中国。AdditionalProjectCreationTclFiles =＇＇；中国。EnableIPCaching = true;%设置与RunTaskBuildFPGABitstream任务相关的属性中国。RunExternalBuild = false;中国。TclFileForSynthesisBuild = hdlcoder.BuildOption.Default;中国。CustomBuildTclFile =＇＇；中国。ReportTimingFailure = hdlcoder.ReportTiming.Error;%验证工作流配置对象hWC.validate;%%运行工作流hdlcoder.runWorkflow (“sfir_fixed / symmetric_fir”、中国);
可以选择编辑脚本。
例如，启用或禁用hdlcoder。WorkflowConfig对象,中国．
运行HDL工作流脚本。
例如，脚本文件名为slrt_workflow_example.m，在命令行输入:
slrt_workflow_example.m
另请参阅
功能
类
相关的话题
你也可以从以下列表中选择一个网站:
