需求和先决条件

下载188bet金宝搏产品需要这个例子:

背景

如果默认生成的SystemVerilog代码不符合您的需求,您可以选择自定义生成的代码。这个例子展示了如何自定义生成的代码。

在接下来的仿真软件模型生成的代码对金宝app应子系统,F0, F2、F3, F4,分别导出SystemVerilog模块。默认情况下,每个模块包含三个控制信号:时钟,时钟使和重置。在高密度脂蛋白模拟子系统更新和输出功能将呼吁时钟信号的前沿。事件调度器将触发更新和输出功能的高密度脂蛋白模拟器仿真软件模型中相同的序列。金宝app

开放的例子

运行下面的代码打开设计

open_system (“svdpi_SimpleFeedBack”);

设置代码生成模型

打开配置参数面板从金宝appsvpid_SimpleFeedBack模型仿真软件模型。设置以下参数:

选择目标文件代码生成- >系统。单击Browse按钮并选择“systemverilog_dpi_grt.tlc”。

在工具链设置,选择一个Visual Studio版本如果您使用的是Windows,或一个GCC的工具链如果您正在使用Linux。确保选择“生成代码”是无节制的。

选择代码生成- > SystemVerilog DPI,检查选择“定制生成的SystemVerilog代码”。确保“源文件模板”设置为默认模板“svdpi_event.vgt”。

您也可以点击“编辑”按钮来查看默认SystemVerilog模板。

现在我们已经完成了配置参数面板。点击“OK”按钮来关闭它。

生成SystemVerilog DPI组件

在“svdpi_SimpleFeedBack”模型,为子系统F0生成C代码,F2、F3、F4。您可以从命令行生成C代码通过在MATLAB运行以下命令:

slbuild (“svdpi_SimpleFeedBack / F0”)slbuild (“svdpi_SimpleFeedBack / F2”)slbuild (' svdpi_SimpleFeedBack / F3 ')slbuild (“svdpi_SimpleFeedBack / F4”)

现在这些子系统的C代码中生成子目录“F0_build”、“F2_build”,分别“F3_build”和“F4_build”。

试验台的文件

在SimpleFeedback_tb testbench”。sv“控制信号连接,使其流动与更高的执行顺序模块仿真软件在仿真软件模块与较低的执行顺序。金宝app

运行生成的试验台

做build.do

做sim.do

在仿真结束时,您可以检查每个子系统的输出之间的差异和在ModelSim捕获信号的波形窗口。