示例概要

需求和先决条件

对于联合仿真和fpga在环，您将需要以下软件和硬件:

MATLAB®和FPGA设计软件可以本地安装在您的计算机上或在网络可访问的设备上。如果使用来自网络的软件，则需要在计算机中安装第二个网络适配器，以便为FPGA开发板提供专用网络。请参阅计算机的硬件和网络指南，了解如何安装网络适配器。

注意:该示例包括代码生成。如果您不能访问HDL Coder软件，您可以跳过本例中的代码生成步骤，并使用为您提供的HDL文件和FIL向导一起使用fpga在环中模拟它们。

为有限状态机创建参考模型

参考模型是实现所期望的行为的模拟模型。它通常在HDL验证中使用，方法是将它与RTL实现一起实例化，为两者提供相同的输入并比较它们的输出。在验证中引用模型的优点是，它们可以独立于实现(通常由不同的人)进行开发，提供对预期行为的独立验证，它们比实际实现更容易创建(不需要合成或实际设备定时)，并且在模拟中通常运行得很快。

在本例中，验证遗留HDL代码的第一步是为设计的那一部分创建一个参考模型。FSM已经这样做了。打开behavioral_mimo。基金模式。双击进入MIMO Decoder子系统，您将看到FSM子系统包含实现FSM行为的MATLAB函数块。该参考模型将用于验证FSM的遗留HDL代码。

1.使用协同仿真向导导入遗留HDL代码

通过在matlab命令提示符下键入以下内容，调用Cosimulation向导：

cosimWizard

从下拉列表中选择与Simulink的HDL联合仿真和您首选金宝app的HDL模拟器。如果HDL模拟器不在您的系统路径上，请提供路径并单击Next。

添加FSMSubsystem。FSMSubsystem_pkg vhd。vhd, Embedded_Controller。vhd文件(位于"verify_legacy_hdlsrc"文件夹)使用cosimWizard的Add按钮，并重新排序列表来放置fsm子系统。“FSMSubsystem_pkg. vhd”。VHD在列表的顶端，为正确的编译顺序。然后单击Next。

在以下2个面板上单击Next接受默认值并到达输入/输出端口面板。在“输入端口”列表中，从下拉列表中选择前3个端口的“端口类型”值:

clk: Port Type = clock reset: Port Type = reset clk_enable: Port Type = reset

这种端口类型的识别导致协同仿真块在HDL模拟器中强制执行这些信号，而不是要求它们在Simulink图中驱动。金宝app在本例中，我们将clk_enable端口视为协同仿真的另一个重置。在继续下一步之前，类似地为ce_out选择“unused”，使它从联合仿真块中被省略，因为它在Simulink中是不需要的。金宝app

Cyimulation向导会自动识别HDL代码中的输入和输出，并基于它在那里找到的端口创建Simulink的Cosimulation块。金宝app有关输出端口的一些详细信息，它无法从HDL代码中学习。在HDL代码中，输出只是比特的集合，没有指示如何在Simulink中解释这些位。金宝app您必须告诉Cosimulation向导是否希望这些位被视为签名或无符号值，并且如果要被解释为固定点数，则将其放在其中。

在Output Port Details面板中为每个输出细化数据类型。在这种设计的情况下，输出端口的解释如下。注意，向量端口的HDL代码中有多个标量端口(out_1, out_6, out_9, out_10, out_11, out_12):

out_1:签订,部分长度= 0(4标量港口)out_2:无符号,分数长度= 0 out_3:无符号,分数长度= 0 out_4:无符号,分数长度= 0 out_5:签订,部分长度= 10 out_6:签订,部分长度= 10(3标量港口)out_7:签订,部分长度= 2 out_8:无符号,分数= 0 out_9长度:签订,部分长度= 0(4标量港口)out_10:签订,部分长度= 0(4标量港口)out_11:签订,部分长度= 10(4标量港口)out_12:签订,部分长度= 10(4标量港口)out_13:无符号,分数长度= 0 out_14:签订,部分长度= 0

在时钟/复位详细信息面板中设置以下值:

clk Period = 10ns, Active Edge = Rising reset初始值= 1,Duration = 27 ns clk_enable初始值= 0,Duration = 37 ns

单击“下一步”，进入起始时间对齐面板，并将“HDL启动协同仿真时间(ns)”设置为40。

继续到最后一步，取消“在模拟开始时自动确定时间刻度”的复选框。对于这个例子，我们知道联合仿真的时间尺度在Simulink中应该是1秒，对应于HDL模拟器中的10纳秒。金宝app有关在其他设计中使用自动时间刻度设置功能的信息，请参阅HDL验证器文档。设置上述时间刻度并单击Finish。

将生成CISimulation块以将传统的HDL代码导入Simulink模型。金宝app您可以将新生成的cosimulation块和2便利命令块拖放到Simulink模型中，然后在FSMSubSystem块内部连接到FSMSubSystem的输出端口。金宝app为此示例提供了一个Cosimulation模型，其中包含MIMO解码器子系统内的比较器和断声块。已添加比较器和断言块以提醒您嵌入式控制器的参考模型的输出与传统HDL实现之间的任何不匹配。

使用以下命令来调整生成的协同仿真块的大小，使其更容易插入到协同仿真模型中:

set_param（“untitled / fsmsubsystem”，“位置”， [0 0 16552]);

打开cosim_mimo。基金模式。将cosimWizard创建的新块和便利命令块拖到协同仿真模型中，替换MIMODecoder子系统中的占位符子系统。

2.模拟验证遗留HDL代码

在您的协同仿真模型中，双击“Launch HDL Simulator”块来启动您所选择的HDL模拟器。在Simulink中单击Play按钮，启动协同仿真金宝app，观察MATLAB窗口中会显示警告消息。这些是由于参考FSM模型和HDL实现之间的差异而导致的输出信号的不匹配。

现在您可以使用Simulink和金宝appHDL模拟器调试特性来隔离问题并修复bug。在这种情况下，会出现错误，因为在HDL实现中错过了状态转换弧。注意，在HDL模拟器的波形显示中，FSM状态在仿真中很早就被卡住了。

修复手写HDL代码并重新运行协同仿真

纠正的HDL代码已为此示例提供。使用以下命令将新代码复制到您的工作目录，覆盖嵌入式eMbedded_controller.vhd的坏版本：

拷贝文件(fullfile (“verify_legacy_hdlsrc”，“fixed_hdl”，“Embedded_Controller.vhd”），“verify_legacy_hdlsrc”，“f”）;

通过双击“Compile HDL Design”块重新编译遗留HDL代码。如果在上次执行联合仿真之后HDL模拟器仍然打开，则退出HDL模拟器，并重新启动HDL模拟器，然后重播联合仿真。这次你不应该看到错配。

现在，您已经调试和验证了嵌入式控制器的遗留HDL代码，您可以继续使用fpga在环验证整个MIMODecoder。

设置FPGA设计软件环境

在使用FPGA在环之前，请确保您的系统环境已正确设置，以便访问FPGA设计软件。你可以使用这个函数hdl setuptoolpath.将FPGA设计软件添加到当前MATLAB会话的系统路径中。

为HDL代码生成准备模型

为了准备FPGA在环模型，合并了遗留的HDL代码，并为MIMO解码器的其余部分生成新的HDL代码，您需要做两件事来完成FPGA实现:

如果要遵循使用HDL BlackBox准备HDL代码生成模型的所有步骤，请使用不同的名称保存Cosimulation模型，并继续如下更改模型准备：

1.编辑联合仿真模型以删除FSM参考设计

2.使用HDL Coder Blackbox将遗留HDL合并到模型中以进行代码生成

3.重新运行模拟以更新图表。

3.生成HDL代码和fpga在环

这一步需要HDL编码器。如果您没有这个软件，您可以使用预生成的HDL文件进行FIL模拟。直接跳到步骤5。使用filWizard进行模拟。

如果您想按照生成HDL文件的过程返回到模型的顶层，右键单击MIMODecoder子系统并在“HDL Code”下启动HDL Coder Workflow Advisor。

结果将是一个用于MIMO解码器子系统的FPGA在环仿真的FPGA编程文件，以及一个包含解码器的原始模型(包括用于FSM的遗留HDL)和FPGA在环块的新模型。它还将使用带有断言块的比较器来识别不匹配信号，类似于我们在联合仿真模型中看到的那些信号。

4.用fpga在环仿真验证设计

由于生成的验证模型包括fsmsubsystem的Cosimulation，因此您需要使用HDL模拟器运行整个FIL模型。确保从先前的Cosimulation中关闭HDL模拟器并重新启动HDL模拟器。

在步骤3生成的fpga在环模型中，打开FIL块。

选择“加载”以将FPGA编程文件下载到电路板上的设备。

在Simulink模型中单击Play金宝app运行fpga在环仿真。

观察比较范围的结果和模型中的错误计算。您的仿真结果应与参考模型完全匹配。

5.使用FIL向导进行FIL模拟

对于那些没有HDL编码器软件的人来说，这一步骤是步骤4的替代方案。如果您已完成步骤4，则不需要继续执行此步骤。

预先生成的HDL文件位于“verify_legacy_gen_hdlsrc”文件夹中。您可以使用FIL向导为FPGA-In-Loop创建FPGA编程文件。FIL向导还将创建一个FIL块，您可以丢弃，因为为此示例提供的FIL模型已包含FIL块。

输入以下命令打开FIL向导:

filWizard

观察比较范围的结果和模型中的错误计算。您的仿真结果应与参考模型完全匹配。

最后给出了利用HDL协同仿真和fpga在环验证HDL设计的实例。