主要内容

FPGA单板定制

功能描述

HDL Coder™和HDL Verifier™软件都包括一组预定义的FPGA板，您可以与Turnkey或FPGA在环(FIL)工作流一起使用。您可以在HDL Workflow Advisor或FIL向导中查金宝app看这些受支持的板的列表。使用FPGA板管理器，您可以添加额外的板来使用这些工作流中的任何一个。要添加电路板，您需要从电路板规范文档中获得相关信息。

FPGA Board Manager是访问向导和对话框的集线器，这些向导和对话框将引导您完成创建自定义板配置所需的步骤。您还可以访问以下选项:

  • 导入自定义板

  • 复制板定义文件以作进一步修改

  • 验证新单板

自定义板管理

FPGA定制板的管理界面如下:

首先，回顾FPGA单板要求然后按照中描述的步骤操作创建自定义FPGA板定义．

FPGA单板要求

FPGA器件

选择以下链接之一，查看当前支持的FPGA器件系列列表:金宝app

FPGA设计软件

阿尔特拉®第四的®II或赛灵思®ISE是必需的。有关所需的特定软件版本，请参阅HDL Coder或HDL Verifier的产品文档。

以下MathWorks®使用FIL或FPGA Turnkey需要工具。

工作流 所需的工具
FPGA-in-the-loop

  • 高密度脂蛋白验证器

  • 定点设计师™
FPGA交钥匙

  • 高密度脂蛋白编码器

  • 金宝app®

  • 定点设计师

硬件总体要求

使用FPGA开发板时，需要具备以下FPGA资源:

  • 时钟:需要与FPGA对接的外部时钟。时钟可以是差分或单端。时钟频率范围为5mhz ~ 300mhz。当与FIL一起使用时，对时钟频率有额外的要求(参见fpga在环的以太网连接要求）.

  • 重置:可选外接FPGA复位信号。当提供时，该信号作为FPGA设计的全局复位。

  • JTAG下载电缆: FPGA编程需要一根连接上位机和FPGA板的JTAG下载线。FPGA必须支持Xilinx iMPACT或Altera Quartus II编程。

fpga在环的以太网连接要求

金宝app支持以太网PHY设备。在FPGA板上，以太网MAC通过FPGA实现。FPGA板上需要安装以太网PHY芯片，用于连接物理介质到FPGA的MAC (Media Access)层。

请注意

当编程FPGA, HDL验证器假设只有一个下载电缆连接到主机计算机。同时假设FPGA编程软件自动识别电缆。如果没有，请使用FPGA编程软件用正确的选项对FPGA进行编程。

FIL功能已在以下以太网PHY芯片上测试，可能无法与其他以太网PHY设备一起使用。

以太网PHY芯片 测试
迈威尔公司®88年阿拉斯加e1111 适用于GMII / RGMII / SGMII / 100base - t MII接口
国家半导体DP83848C 仅用于100 Base-T MII接口

以太网PHY接口。以太网PHY芯片必须通过以下接口之一连接到FPGA:

接口 请注意
千兆媒体独立接口(GMII) 本接口只支持1000mbit /s的速率。金宝app
简化千兆媒体独立接口(RGMII) 本接口只支持1000mbit /s的速率。金宝app
串行千兆媒体独立接口(SGMII) 本接口只支持1000mbit /s的速率。金宝app
媒体独立接口(MII) 本接口只支持100mbit /s的速率。金宝app

请注意

对于GMII，不需要TXCLK (10/100 Mbits信号的时钟信号)信号，因为只支持1000mbits /s的速度。金宝app

除了标准的GMII/RGMII/SGMII/MII接口信号外，fpga在环中还需要一个以太网PHY芯片复位信号(ETH_RESET_n)。该主动低复位信号由FPGA执行PHY硬件复位。它是active-low。

RGMII的特殊时机考虑。当使用RGMII接口时，FPGA上的MAC假设数据与原始RGMII v1.3标准中规定的参考时钟边缘对齐。在这种情况下，PC板设计为时钟信号提供了额外的跟踪延迟。

RGMII v2.0标准允许发射机集成这种延迟，因此不需要PC板延迟。Marvell Alaska 88E1111具有内部寄存器，可以为RX和TX时钟添加内部延迟。默认情况下不添加内部延迟，这意味着您必须使用MDIO模块配置Marvell 88E1111来添加内部延迟。有关MDIO模块的更多信息，请参见费尔I / O．

GMII/RGMII/SGMII接口的特殊时钟频率要求。当使用GMII/RGMII/SGMII接口时，FPGA需要精确的125 MHz时钟来驱动1000mbits /s通信。该时钟来源于用户提供的外部时钟，使用时钟模块或锁相环。

并不是所有的外部时钟频率都能得到精确的125 MHz时钟频率。可接受的时钟频率根据FPGA器件系列的不同而不同。建议时钟频率为50mhz、100mhz、125mhz和200mhz。

fpga在环的JTAG连接要求

供应商 所需的硬件 所需的软件
英特尔®

USB Blaster I或USB Blaster II下载电缆

  • USB爆破I或II驱动程序

  • 对于Windows®操作系统:Quartus Prime可执行目录必须在系统路径上。

  • Linux®操作系统:不支持Quartus II 13.1以下的版本。金宝app不支持Quartus II 14.1。金宝app目前只支持64位的Quartus。金宝appQuartus库目录必须打开LD_LIBRARY_PATH之前从MATLAB®．在Quartus库之前预先添加Linux发行库路径LD_LIBRARY_PATH．例如,/lib/x86_64-linux-gnu: $ QUARTUS_PATH．
赛灵思公司

Digilent®下载电缆

  • 如果您的板载Digilent USB- jtag模块，请使用USB线缆

  • 如果您的电路板有标准的Xilinx 14针JTAG连接器，请与Digilent的HS2或HS3电缆一起使用

  • Windows操作系统:Xilinx Vivado®可执行目录必须在系统路径上。

  • Linux操作系统:Digilent Adept 2。安装步骤请参见安装Digilent Adept 2 Runtime(用于Xilinx FPGA金宝app板的HDL验证器支持包)．

FTDI USB-JTAG电缆

  • 金宝app支持板载FT4232H、FT232H或FT2232H设备实现USB-to - JTAG

安装这些D2XX驱动程序。

  • Windows操作系统:2.12.28(64位)

  • Linux操作系统:1.4.22(64位)

安装指南请参见D2XX司机来自FTDI Chip网站。
Microsemi® 不支持JTAG连接金宝app