生成一个黑色盒子界面。生成的HDL代码仅包括子系统的输入/输出端口定义。因此，您可以使用模型中的子系统来生成与现有的手动写入的HDL代码的接口。

这black-box interface generation for subsystems is similar to the Model block interface generation without the clock signals.

No HDL

从生成的代码中删除子系统。但是，您可以在模拟中使用子系统，但是，将其视为HDL代码中的“No-Op”。

Automatic pipeline insertion based on the synthesis tool, target frequency, and multiplier word-lengths. The default is继承。也可以看看适应性普利线（HDL编码器）。

沿着一个路径检测引入新延迟，并在其他路径上插入匹配的延迟。默认为继承。也可以看看BalanceDelays（HDL编码器）。

以更快的时钟速率插入管道寄存器而不是较慢的数据速率。默认为继承。也可以看看ClockRatePipelining（HDL编码器）。

Number of registers to place at the outputs by moving existing delays within your design. Distributed pipelining does not redistribute these registers. The default is0.。For more details, see约束Outputpipine.（HDL编码器）。

管道寄存器分发或注册重新定位。默认为off。也可以看看分配普利线（HDL编码器）。

乘法器映射的综合属性。默认为没有。也可以看看DSPStyle（HDL编码器）。

Remove subsystem hierarchy from generated HDL code. The default is继承。也可以看看Flattenhierarchy.（HDL编码器）。

Number of input pipeline stages to insert in the generated code. Distributed pipelining and constrained output pipelining can move these registers. The default is0.。For more details, seeInputPipeline.（HDL编码器）。

Number of output pipeline stages to insert in the generated code. Distributed pipelining and constrained output pipelining can move these registers. The default is0.。For more details, seeoutputpipeline.（HDL编码器）。

映射到单个共享资源的功能等同资源的数量。默认为0.另请参阅资源共享（HDL编码器）。

并行数据路径或向量的数量，即时间复用以转换为串行标量数据路径。默认值为0，其实现完全并行数据路径。也可以看看流媒体（HDL编码器）。