生成一个IP核心Zynq平台金宝app
生成一个IP核心
生成一个自定义的IP核心目标支持的一个平台金宝app高密度脂蛋白编码器™X金宝appilinx的支持包®Zynq®平台:
打开HDL工作流顾问。
在设定目标>设置目标设备和合成工具任务,为目标工作流程中,选择
IP核心代。高密度脂蛋白编码器自动设置合成工具来
Xilinx Vivado,但你可以改变合成工具来Xilinx ISE。为目标平台,选择其中一个选项:
Xilinx整个的人工智能核心系列VCK190评估工具Xilinx Zynq Ultrascale + MPSoC ZCU102评估工具Xilinx Zynq ZC702评估工具Xilinx Zynq ZC706评估工具Zedboard
点击运行这个任务。
如果您没有看到您的目标硬件下拉菜单中选择得到更多的下载目标支持包。金宝app
在设定目标>设置目标接口任务:
参考设计和参考设计路径:如果你有一个下载参考设计,选择你的参考设计。为参考设计路径,输入的路径你下载参考设计组件。
目标平台的接口:选择一个接口为每个端口,然后单击应用。
您可以将每个DUT端口映射到一个以下接口:
AXI4-Lite:使用这个奴隶接口访问控制寄存器或轻量级数据传输。高密度脂蛋白编码器生成内存映射寄存器和分配地址偏移量的端口映射到这个接口。AXI4:使用这个奴隶接口连接到组件支持突发数据传输。金宝app高密度脂蛋白编码器生成内存映射寄存器和分配地址偏移量的端口映射到这个接口。AXI4-Stream视频:使用该接口来发送或接收一个32位标量视频数据流。外部端口:使用外部端口连接到FPGA外部IO别针,或其他IP核与外部端口。连接到外部IO FPGA别针,范围/地址/ FPGA销,输入单元阵列销的名字。如果你不输入单元阵列格式销的名字,嵌入式系统的外部端口是孤立的工具项目。例如,您可以输入:
{“日元”,‘A10’,‘B10’,‘D10}。board-specific接口,如
led通用,指拨开关,按钮L-R-U-D-S,Pmod连接器这里,Pmod连接器JB1,Pmod连接器JC1,或Pmod连接器JD1。使用这些外部端口连接到外部IO别针FPGA板上。在生成的IP核,这些港口是通用的外部端口。在后面的步骤中,如果你使用HDL工作流顾问整合生成的IP核与嵌入式系统嵌入式软件工具项目,编码器连接这些端口board-specific FPGA别针。
在HDL代码生成>生成RTL代码和IP核心任务:
IP核心的文件夹:高密度脂蛋白编码器产生的IP核心文件所示的输出文件夹中,包括HTML文档。
IP存储库:如果你有一个IP存储库文件夹,进入手动或通过使用它的路径浏览按钮。编码器复制生成的IP核心IP存储库文件夹。
额外的源文件:如果您使用的是黑盒接口设计中,包括现有的Verilog®或硬件描述语言(VHDL)®代码,输入文件名。手动输入每个文件名称,用分号分隔(
;),或者通过使用添加按钮。源文件语言必须匹配你的目标语言。生成IP核心报告:启用该选项来生成HTML文档的IP核心。
如果你想在其他顾问HDL工作流任务设置选项,设置它们。
右键单击HDL代码生成>生成RTL代码和IP核心任务和选择
选择任务运行。查看IP核心报告,点击链接在消息窗口。
了解更多关于定制IP核心代,明白了自定义的IP核心代。
要求和限制
生成一个自定义的IP核心:
DUT必须一个原子系统。
不能有一个AXI4接口和AXI4-Lite接口在同一个IP核。
DUT不能包含Xilinx系统发电机块。
如果你的目标语言是硬件描述语言(VHDL),和你的合成工具Xilinx ISE, DUT不能包含一个参考模型。
DUT的端口映射到一个AXI4-Lite界面,输入和输出端口必须:
有一点宽小于或等于32位。
是标量。
当你DUT端口映射到一个AXI4-Stream视频接口,适用下列条件和限制:
港口必须有一个32位的宽度。
港口必须标量。
模型必须是单一税率。
你最多可以有一个视频输入端口和一个输出视频端口。
你必须Xilinx ISE合成工具。
AXI4-Stream视频接口不支持金宝appCoprocessing——阻塞处理器/ FPGA同步模式。
