主要内容

生成一个IP核心Zynq平台MATLAB

生成一个IP核心

生成一个自定义的IP核心目标支持的一个平台金宝app高密度脂蛋白编码器™X金宝appilinx的支持包®Zynq®平台:

  1. 创建一个高密度脂蛋白编码器项目包含你的MATLAB®设计和测试台上,或者打开一个已存在的项目。

  2. 在高密度脂蛋白工作流顾问,定义并执行定点输入类型转换。

    学习如何将设计转换为定点,明白了从MATLAB基本HDL代码生成和FPGA合成。

  3. 在高密度脂蛋白工作流顾问选择代码生成目标任务:

    • 工作流:选择IP核心代。

    • 平台:选择其中一个平台:

      • Xilinx整个的人工智能核心系列VCK190评估工具

      • Xilinx Zynq Ultrascale + MPSoC ZCU102评估工具

      • Xilinx Zynq ZC702评估工具

      • Xilinx Zynq ZC706评估工具

      • Zedboard

      如果您没有看到您的目标硬件下拉菜单中选择得到更多的下载目标支持包。金宝app

      高密度脂蛋白编码器自动设置合成工具来Xilinx Vivado,但你可以改变合成工具来Xilinx ISE。

    • 参考设计和参考设计路径:如果你有一个下载参考设计,选择你的参考设计。为参考设计路径,输入的路径你下载参考设计组件。

    • 额外的源文件:如果您正在使用一个hdl.BlackBox系统对象包括现有的Verilog™®或硬件描述语言(VHDL)®代码,输入文件名。手动输入每个文件名称,用分号分隔(;),或者通过使用…按钮。源文件语言必须匹配你的目标语言。

  4. 在设置目标接口一步,为每个端口,选择的选项目标平台的接口下拉列表。

  5. 在HDL代码生成一步,选择指定代码生成选项,然后单击运行。

  6. 在高密度脂蛋白工作流顾问信息窗格中,单击IP核心报告链接查看详细文档生成的IP核。

了解更多关于定制IP核心代,明白了自定义的IP核心代。

要求和限制

你不能映射到一个AXI4接口和AXI4-Lite接口在同一个IP核。

设计函数输入或输出映射到一个AXI4-Lite界面,输入和输出必须:

  • 有一点宽小于或等于32位。

  • 是标量。

当设计函数输入或输出映射到一个AXI4-Stream视频接口,适用下列条件:

  • 港口必须有一个32位的宽度。

  • 港口必须标量。

  • 你最多可以有一个视频输入端口和一个输出视频端口。

AXI4-Stream视频接口不支持金宝appCoprocessing——阻塞处理器/ FPGA同步模式。