主要内容

原型视觉算法Zynq基于基于硬件

您可以使用Xilinx的Vision HDL To金宝appolbox™支持包®Zynq®基于基于硬件要在基于Zynq的硬件上原型进行视觉算法，该硬件连接到真实输入和输出视频设备。使用支持包：金宝app

  • 从板上捕获输入或输出视频，并将其导入Simulink金宝app®用于算法开发和验证。

  • 将视觉IP核心生成并部署到板上的FPGA。（需要HDL CODER™）

  • 生成并将C代码部署到ARM®董事会的处理器。您可以将视频数据从FPGA路由到ARM®处理器，以开发针对ARM处理器的视频处理算法。（需要嵌入式编码器®）

  • 在HDMI设备上查看算法的输出。

视频截取

使用此支持包，您可以从金宝appZynq设备捕获实时视频，并将其导入Simulink。金宝app视频源可以是董事会的HDMI视频输入，参考设计中包含的片上测试模式生成器，也可以是板上自定义算法的输出。您可以选择输入帧的颜色空间和分辨率。捕获分辨率必须匹配输入摄像头的分辨率。

一旦您在Simulink中拥有视频帧，就可以：金宝app

  • 基于设计框架的视频处理算法，可在实时数据输入上运行。使用来自计算机视觉工具箱™库中的块来快速开发基于框架的浮点算法。

  • 使用框架到像素从视觉HDL工具箱块块，将输入转换为像素流。使用视觉HDL工具箱库中的其他块设计和验证像素流算法。

参考设计

这Xilinx Zynq硬件的Visio金宝appn HDL工具箱支持包为Zynq板上的原型视频算法提供了参考设计。

当您使用HDL Workflow Advisor为您的像素流设计生成HDL IP核心时，该核心将在此参考设计中包括FPGA用户逻辑部分。点一个和b在图中显示了将视频捕获到Simulink中的选项。金宝app

FPGA用户逻辑还可以包含与外部帧缓冲器内存的可选接口，该接口在图中未显示。

笔记

ZYNQ设备上的参考设计需要整个数据路径的相同视频分辨率和颜色格式。您选择的分辨率必须匹配相机输入的分辨率。您针对FPGA的用户逻辑部分的设计设计不得修改视频流的框架大小或颜色空间。

该参考设计不支持多重轴流。金宝app

部署和生成模型

通过在硬件上运行全部或部分像素流设计，您可以加快视频处理系统的模拟，并可以验证其在真实硬件上的行为。要生成HDL代码并将您的设计部署到FPGA，您必须拥有HDL编码器和Xilinx Zyn金宝appq平台的HDL编码器支持包以及xilinx Vivado®和Xilinx SDK。

FPGA定位后，您可以捕获FPGA用户逻辑回到Simulink的实时输出帧以进行进一步处理和分析。金宝app您还可以查看连接到板的HDMI输出上的输出。使用生成的硬件接口模型，您可以控制视频捕获选项，并在模拟过程中从Simulink的FPGA用户逻辑上读取和编写AXI-LITE端口。金宝app

FPGA定位步骤还生成一个软件接口模型。该模型支持针对ZYNQ金宝app硬件的软件，包括外部模式，处理器在循环和全部部署。它提供数据路径控制，以及在FPGA目标子系统上定义的任何AXI-LITE端口的接口。从该模型中，您可以生成驱动或响应FPGA用户逻辑上的AXI-LITE端口的ARM代码。然后，您可以在板上部署代码与FPGA用户逻辑一起运行。要将软件部署到ARM处理器，您必须嵌入编码器和Xilinx Zynq平台的嵌金宝app入式编码器支持包。

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