混合信号块集
设计并模拟模拟和混合信号系统
混合信号块集™ 提供用于设计和验证混合信号集成电路（IC）的组件和损伤模型、分析工具和测试台。
您可以在不同的抽象级别对PLL、数据转换器和其他系统进行建模，并探索一系列IC架构。您可以自定义模型以包括损伤，例如噪声、非线性和量化效果，并使用自顶向下的方法优化系统描述。
使用提供的测试台，您可以通过拟合测量特性或电路级仿真结果来验证系统性能并提高建模保真度。基于变步长Simulink的快速系统级仿真金宝app®解算器允许您在晶体管级模拟IC之前调试实现并识别设计缺陷。
使用混合信号块集，您可以模拟混合信号组件以及复杂的DSP算法和控制逻辑。因此，模拟和数字设计团队都可以使用相同的可执行规范。
开始：
锁相环设计
在系统级设计和模拟锁相环（PLL）。典型的体系结构包括带单模或双模预分频器的整数N PLL，以及带累加器或δ-西格玛调制器的分数N PLL。验证并可视化设计的开环和闭环响应。
带有delta-sigma调制器的分数N锁相环。
具有时间范围的SAR ADC。
积木图书馆
使用诸如电荷泵、环路滤波器、相位频率检测器（PFD）、压控振荡器（VCO）、时钟分频器和采样时钟源等构建模块设计您的混合信号系统。您可以使用Simscape Electrical在较低抽象级别上进一步完善模拟模型™.
PLL积木库。
时间缺陷
对反馈回路中的上升和下降时间、有限的转换速率和可变的时间延迟进行建模。利用建模的时间效应，您可以运行模拟来评估稳定性和估计锁定时间。
时钟信号上的抖动效应。
压控振荡器的相位噪声分布。
试验台
测量锁相环的锁定时间、相位噪声分布和工作频率，并描述构建模块（如VCO、PFD和电荷泵）的性能。测量ADC的交直流特性和孔径抖动。
ADC测试台。
集成集成电路仿真环境
通过协同模拟或使用HDL验证器生成SystemVerilog模块，在IC设计环境中重用系统级混合信号模型™ . 对于系统的数字部分，您可以使用HDL编码器生成可合成的HDL代码™.
与节奏的联合模拟®大师®AMS设计师。
线性电路向导块
导入spice网络列表以创建或修改线性回路
仿真性能
在Simulink中使用acceleratormode可以更快地运行模拟金宝app
定时测量块
测量时间度量，如周期、频率、上升时间、下降时间、占空比和延迟
相位噪声测量算法
利用过零时间测量相位噪声的改进方法
数模转换器
介绍二进制加权DAC及相关测量和测试平台
看见发行说明有关这些功能和相应功能的详细信息。
