金宝app仿真软件设计验证器
识别设计错误，证明需求遵从性，并生成测试
金宝appSimulink Design Verifier™使用形式化方法识别模型中隐藏的设计错误。它检测模型中导致整数溢出、死逻辑、数组访问违规和被零除法的块。它可以正式验证设计满足功能需求。对于每个设计错误或需求违背，它生成一个模拟测试用例用于调试。
金宝appSimulink Design Verifier为模型覆盖和自定义目标生成测试用例，以扩展基于需求的现有测试用例。这些测试用例驱动您的模型以满足条件、决策、修改条件/决策(MCDC)和自定义覆盖目标。除了覆盖目标之外，您还可以指定自定义测试目标来自动生成基于需求的测试用例。
金宝app对行业标准的支持可以通过IEC认证工具包(适用于iso26262及iec61508)及做资格工具包(适用于DO-178和DO-254)。
开始:
死的逻辑
在模型中查找在模拟和执行生成的代码时无法激活的对象。 |
查看模型中的死逻辑。
安全要求
验证您的设计行为是否符合您所表达的正式定义的安全需求MATLAB®、S金宝appimulink和statflow。
简化部署模型
在完全验证主变异体模型之后，使用Variant Reducer为有效配置的子集生成一个简化模型。所有相关的文件和变量依赖关系也减少了。简化后的工件被打包在一个单独的文件夹中，便于与客户和合作伙伴进行部署和共享。
创建简化模型。
