滤波器设计HDL编码器

生成定点滤波器的HDL代码

过滤器设计HDL编码器™生成可合成的,可移植的VHDL®和Verilog®实现用MATLAB设计的定点滤波器的代码®在FPGA或ASIC。它可以自动用于模拟,测试和验证所生成的代码创建VHDL和Verilog测试台。

入门:

与滤波器设计HDL编码器工作

滤波器设计HDL编码器集成了DSP系统工具箱提供统一的设计和实现环境。您可以从MATLAB中设计过滤器并生成VHDL和Verilog代码®使用过滤器设计的应用程序或过滤器生成器应用程序的命令行或从DSP系统工具箱。

使用滤波器设计应用配置为HDL代码生成一个过滤器。

设计定点过滤器

输入滤波器设计HDL编码器的设计项是一个量化的滤波器您在以下两种方式之一创建:

滤波器设计HDL编码器支持多种重要的过滤器结构,金宝app包括:

离散时间有限脉冲响应(FIR),其包括对称的,非对称,并且转置结构

二阶部(SOS)的无限脉冲响应(IIR),其包括直接形式I,II,和转置结构

多速率滤波器,包括级联积分器-梳状器(CIC)内插和抽取器,直接式FIR和转置FIR多相内插和抽取器,FIR保持器和线性内插器,FIR多相采样率转换器结构

分数延迟滤波器,它包括的Farrow结构

滤波器设计HDL编码器可以生成从级联多速率和离散滤波器HDL代码。每个这些单速率和多速率滤波器结构支撑件的定点和浮点(双精度)的实现。金宝app此外,FIR结构支持无符号的定点系数。金宝app

由量化准备滤波器设计用于代码生成,调整比例值,并重新量化。

优化滤波器架构

探索对SerialPartition财产所有可能的选项折叠因素和倍增器的使用。

为定点过滤器生成HDL

您可以从Filter Designer应用程序或Filter Builder应用程序生成用于定点过滤器的VHDL或Verilog代码。在从这两个应用程序生成HDL代码时,您可以设置HDL生成选项来指定实现架构、选择端口数据类型、插入管道寄存器等。其他选项允许您为您的筛选器HDL设计生成和配置一个测试工作台。

用于生成HDL选项。

定制VHDL和Verilog代码

滤波器设计HDL编码器,用于根据一个选项设置或属性名称和属性值对的量化的滤波器产生过滤器和测试台HDL代码。这些设置可以:

  • 名称语言元素
  • 指定端口参数
  • 采用先进的高密度脂蛋白编码功能

所有属性的默认设置。您可以通过使用过滤器设计和分析应用程序或过滤器生成器应用程序调整设置自定义HDL输出。该应用程序允许您设置关联属性:

  • HDL语言规范
  • 文件名和位置说明
  • 复位规格
  • HDL代码优化
  • 试验台定制

性能和面积指标为视频应用的27抽头FIR滤波器。

测试和合成生成的HDL代码

您可以生成VHDL或Verilog试验台,模拟和测试生成HDL代码。此外,与HDL验证,您可以生成金宝app®联合仿真块到您的行为过滤器模型,并在Simulink运行测试连接到Cadence的运行生成HDL金宝app®尖锐®和Xcelium模拟器,或者指导者®ModelSim®和奎斯塔®模拟器。通过使您能够直接比较来自生成的HDL代码的结果和来自运行在Simulink中的行为筛选器模型的结果,Cosimulation简化了筛选器设计的验证。金宝app这种集成使您能够应用MATLAB和Simulink的高级分析和可视化功能来测试、调试和验证过滤器设计的HDL实现。金宝app

第五阶Butterworth滤波器和来自DSP系统工具箱原始滤波器规范结果奎斯塔仿真结果。