HDL编码器
生成FPGA和ASIC设计的VHDL和Verilog代码
入门：
高级硬件设计
设计由超过300 HDL-准备Simulink模块，MATLAB函数和Stateflow图选择你的子系统。金宝app模拟设计的硬件特性，探索替代的架构，并生成可综合的VHDL或Verilog。
脉冲检测算法的硬件架构。
独立于供应商确定目标
生成用于综合RTL的范围内实现工作流程和FPGA，ASIC和SoC设备。重用原型和生产代码生成相同的车型。
产生可以任何FPGA，ASIC，或SOC器件上部署高效供应商无关的综合的RTL。
生成HDL代码链接到源模型和要求。
更快的硬件开发
汇聚在一个环境中集成的算法和硬件设计更有效的高质量的系统设计。深入了解如何硬件实现可以在您的工作流程的早期影响算法的限制。
协作，在工作流程早期添加硬件实现细节的算法。
更优化的设计
提交到RTL实现之前探索了各种各样的硬件架构和定点量化选项。高层次综合优化有效地映射到设备资源，例如逻辑，DSP和RAM中。
迅速开拓了广泛的实施方案。
验证和调试的高级功能，并生成RTL验证模型。
基于FPGA器件
RTL生成有效地映射到赛灵思，英特尔和Microsemi的FPGA和系统芯片设备。映射使用输入和输出设备级I / O和寄存器AXI硬件支持包金宝app流行的板，或定义自己的参考设计。
在FPGA原型板测试无线通信算法。
实时仿真测试
目标可编程的FPGA I / O模块从的Speedgoat使用HDL工作流程顾问，并模拟使用金宝appSimulink的实时™。native浮点HDL代码生成简化工作流程，高精度的原型。
使用HDL流程顾问为靶向的Speedgoat FPGA I / O板。
无线通信
使用活的或捕获的信号，然后从加硬件架构细节或再利用的子系统和设计的块的系统级的算法LTE HDL工具箱™。部署到预先配置软件定义的无线电（SDR）平台或自定义目标硬件。
实现无线通信算法的硬件架构。
从浮点电机控制算法生成HDL。
HDL-优化的视频和图像处理的块。
HIL植物造型
执行复杂的Simscape实时仿真™硬件在环（HIL）机器模型FPGA的快速控制原型系统上运行。使用的Simscape HDL工作流顾问自动编程的Speedgoat FPGA I / O模块。
转换的Simscape植物模型上的Speedgoat FPGA I / O板部署。
设计和验证工作流程
连接算法设计到硬件实现所涉及的不仅仅是HDL代码生成。学习最佳实践在原型设计和生产流程中。
在硬件设计
开发在流数据高效工作的算法。添加硬件架构的细节与HDL-准备Simulink模块，自定义MATLAB功能块和Stateflow金宝app图。
自动化定点量化，使用本机浮点合成，或使用每个的组合。
原型和验证
应用左移位验证早期消除错误，并保证在系统上下文所需要的硬件功能。采用HDL验证™调试FPGA直接从MATLAB和Simulink原型和生成部件以速度RTL验证。金宝app
验证的高级别功能，仿真生成的HDL上连接到一个Simulink的FPGA，并且生成模型。金宝app
MATLAB功能块优化
结合与其他Simulink模块MATLAB功能块的资源共享和流水线优化金宝app
赛灵思UltraRAM映射
地图HDL RAM块UltraRAM内存资源上支持Xilinx器件金宝app
native浮点MATLAB中的功能块
生成的Simulink中的自定义MATLAB块与目标无关的浮点HDL代码金宝app
定点运算架构
使用ShiftAdd架构以产生分而倒数的更精确和更高的频率实现
优化阶层压扁
产生非分层HDL代码时，以减少所产生的文件的数量流和共享资源
看到发行说明对任何这些特征和对应的功能的详细说明。
FPGA设计与MATLAB
关注此五部分视频指南，了解FPGA设计与MATLAB。查询的关键因素靶向信号处理算法，以FPGA或ASIC硬件时考虑。
