高密度脂蛋白验证器

使用HDL模拟器和FPGA板对Verilog和VHDL进行测试和验证

HDL验证器™让您测试和验证Verilog®和硬件描述语言(VHDL)®FPGAs、asic和soc的设计。您可以根据MATLAB中运行的测试工作台来验证RTL®或仿真金宝app软件®使用cosimulation和HDL模拟器。这些测试台可以与FPGA和SoC开发板一起使用,以验证硬件中HDL的实现。

HDL验证器提供了在Xilinx上调试和测试FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB对内存映射寄存器进行读写,以便在硬件上测试设计。可以在设计中插入探头,设置触发条件,将内部信号上传到MATLAB中进行可视化和分析。

HDL验证器生成验证模型,用于RTL测试台中,包括通用验证方法(UVM)测试台中。这些模型在支持SystemVerilog直接编程接口(DPI)的模拟器中本地运行。金宝app

开始:

高密度脂蛋白Cosimulation

根据MATLAB算法和Simulink模型验证HDL代码的实现。金宝app

调试和验证系统设计

使用MATLAB和Simulink中的系统测试工作台和黄金参考模型来验证Verilog或VHDL代码是否符合功能规范。金宝app用Cadence用MATLAB或Simulink验证设计金宝app®敏锐的®和Xcelium™模拟器或Mentor Graphics®的ModelSim®和,®模拟器。

使用HDL cosi金宝appmulation验证Simulink模型。

集成现有的HDL代码

将遗留的或第三方HDL代码合并到MATLAB算法或Simulink模型中进行系统级仿真。金宝app使用Cosimulation向导自动导入Verilog或VHDL代码,并连接到Mentor Graphics或Cadence HDL模拟器。

使用Cosimulation向导导入VHDL或Verilog。

测量HDL代码覆盖率

使用来自代码覆盖率分析工具和Mentor Graphics和Cadenc金宝appe HDL模拟器中的交互式源调试器的结果,评估和改进Simulink中的测试工作台。执行交互式测试或编写脚本来驱动批处理模拟。

使用cosimulation获得代码覆盖率统计信息。

生成UVM和SystemVerilog组件

将MATLAB算法或Simulink模型导出到HDL验证金宝app环境,包括来自Synopsys的验证环境®, Cadence和Mentor Graphics。

UVM组件代

生成Simulink模型完整的通用验证方法学(UVM)测试台。金宝app生成验证部件,如UVM序列,记分板和设计被测(DUT的),并将其纳入生产测试台。

用于功能验证的UVM环境。

SystemVerilog DPI组件生成

从MATLAB函数或Simulink子系统中生成SystemVerilog DPI组件作为行为模型,用于功能验证环境(包括Sy金宝appnopsys VCS)®、Cadence Incisive或Xcelium,以及Mentor Graphics ModelSim或Questa。

生成SystemVerilog组件。

SystemVerilog断言

从生成在Simulink模型断言本地SystemVerilog声明。金宝app使用所产生的断言,保证跨Simulink设计的行为和你的生产验证环境一致的验证。金宝app

从断言块生成代码。

基于硬件的验证

调试和验证连接到MATLAB或Simulink测试环境的FPGA板上的算法。金宝app

FPGA-in-the-Loop测试

使用MATLAB或Simulink中运行的系统测试工作台来测试在FPGA板上执行的HDL实金宝app现。将您的主机自动连接到Xilinx, Intel®和Microsemi®通过以太网、JTAG或PCI Express的FPGA板®.

使用FPGA板执行FPGA-in-the-loop验证。

FPGA数据捕获

从FPGA上执行的设计中捕获高速信号,并自动将其加载到MATLAB中进行查看和分析。在整个设计过程中分析信号,以验证预期的行为或调查异常。

捕获信号并上传至MATLAB进行分析。

读/写内存访问

通过将MathWorks的IP核插入FPGA设计中,通过JTAG、以太网或PCI Express从MATLAB访问板上内存位置。通过对AXI寄存器的读写访问来测试FPGA算法,并在MATLAB和车载存储器之间传输大信号或图像文件。

从MATLAB访问板上存储器位置。

与HDL编码器集成

通过使用HDL验证器和HDL编码器™来自动化HDL验证任务。

高密度脂蛋白Cosimulation自动化

对生成的Verilog或VHDL代码进行自动验证高密度脂蛋白编码器直接从HDL工作流顾问工具。

使用HDL工作流Advisor工具生成一个HDL协同仿真模型。

FPGA测试自动化

通过与Xilinx、Intel和Microsemi开发工具集成生成FPGA位流,在MATLAB或Simulink的测试台上金宝app执行硬件验证。将测试点添加到Simulink模型中以金宝app捕获信号,并将其加载到MATLAB中进行查看和分析。

使用HDL Workflow Advisor生成循环中的fpga模型。

SystemVerilog DPI测试台

在HDL代码生成期间,从Simulink模型生成SystemVerilog测试工作台。金宝app使用包含Synopsys VCS、Cadence Incisive或Xcelium、Mentor Graphics ModelSim或Questa和Xilinx Vivado模拟器的HDL模拟器验证生成的Verilog或VHDL代码。

使用HDL编码器生成DPI组件。

TLM 2.0代

生成IEEE®1666的SystemC TLM™兼容2.0 Simulink的事务级模型。金宝app

虚拟原型

使用TLM 2.0接口生成SystemC虚拟原型模型,以便在虚拟平台模拟中使用。

从Simulink模型创建虚拟平台可执行文件。金宝app

IP-XACT支金宝app持

通过导入IP-XACT™XML文件定制生成组件的TLM接口。使用TLM生成器生成带有Simulink和生成的TLM组件之间的映射信息的IP-XACT文件。金宝app

从Simulink模型生成IP-XACT文件。金宝app

最新的特性

通用验证方法支持金宝app

从Simulink模型自动生成UVM组件,用于验证环境金宝app

FPGA数据捕获

在定义触发器时,使用比较操作符更灵活地捕获信号

看到发布说明有关这些功能和相应功能的详细信息。