视觉HDL工具箱
为FPGA和ASIC设计的图像处理，视频和计算机视觉系统
视觉HDL工具箱™提供的设计和执行FPGA和ASIC视觉系统的像素流算法。它提供了一个设计框架，支持一组不同的接口类型，帧大小和帧速率。金宝app的图像处理，视频和计算机视觉工具箱算法使用的体系结构适合于HDL实现。
工具箱算法被设计成在VHDL中生成可读的、可合成的代码®和Verilog®（与HDL编码器™）。所生成的HDL代码是FPGA的证明对于帧尺寸高达8K分辨率和高帧速率（HFR）视频。
工具箱功能，可作为MATLAB®功能，系统对象™，和Simulink金宝app®块。
开始:
硬件加速的视觉处理
模型和的视觉处理算法模拟有效的硬件实现中，例如转换，滤波，形态，和统计数据。然后使用HDL编码器生成可综合的VHDL或Verilog RTL。
hdl边缘检测块及其可配置参数。
处理多个像素每时钟
通过指定并行处理4K，8K或高帧速率视频在FPGA时钟速率流的4或8个像素。底层硬件实现自动更新以支持模拟和代码生成与指定的并行性。金宝app
指定最多8个像素平行的处理。
内置硬件数据管理
使用Vision HDL工具箱块自动管理流输入数据，如控制信号、感兴趣区域(ROI)窗口和行缓冲区。使用HDL编码器为您建模和模拟的控制功能生成VHDL或Verilog RTL。
自动缓冲行以创建用于边缘检测的ROI窗口。
帧到像素块，用于将图像帧转换为具有用于硬件处理的控制信号的像素流。
MATLAB和Simu金宝applink的验证实例和模板
学会如何使用你的图像处理工具箱TM和计算机视觉的工具箱TM算法和测试来验证您的硬件实现。
验证使用基于帧的算法流硬件实现。
HDL和FPGA联合仿真
采用高密度脂蛋白校验™验证通过RTL仿真或连接到您的MATLAB或Simulink的测试环境中的FPGA开发套件硬件子系统。金宝app
HDL验证器支持使用Xil金宝appinx、Intel和Microsemi FPGA板的FPGA-in-the-loop验证。
带有实时视频输入的原型平台
原型您的视觉处理应用程序下载计算机视觉工具箱支持软件包Xilinx金宝app®ZYNQ®的硬件使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现生成代码。金宝app
原型您的设计在FPGA硬件与现实世界的视频输入。
生产部署
使用HDL编码器从硬件子系统模型生成高质量的、与目标无关的RTL和AXI接口。
使用SoC互连接口生成代码。
FPGA的视觉处理
关注此五部分视频系列介绍了一些重要概念和原型设计和生产针对视觉应用到FPGA中的工作流程。
FPGA的视觉处理
关注此五部分视频系列介绍了一些重要概念和原型设计和生产针对视觉应用到FPGA中的工作流程。
