主要内容

从Simulink生成参数化UVM测试台金宝app

这个示例使用:

开放的例子

这个例子展示了如何在Simulink®中开发一个设计和测试平台，并使用Simulink生成一个通用验证方法(UVM)环境的等效仿真金宝appuvmbuild. 相关示例显示了如何扩展此测试台，以使用特定于协议的驱动程序、受约束的随机序列和参数化记分板优化验证。

介绍

本例将引导您完成HDL实现的自上而下的设计开发过程。在这样的工作流中，您可以在Simulink中设计一个行为算法，并使用周围的块对其进行测试，以生成刺激和检查结果。一旦模拟确认设计满足其要求，您就可以向下游HDL实施团队提供所需的任何辅助资料。您需要重新验证HDL实现是否满足Simulink中模拟的要求金宝app，以及设计的任何其他独特方面，如未在Simulink中建模的协议接口。

通常情况下，交接过程可能会很繁琐，并且会导致许多错误。HDL实施和HDL设计验证（DV）工程师必须：

  • 将书面规范翻译为HDL和测试环境。

  • 了解Simulink仿真环境的运行时行为，例如如何创建、处理和检查刺激。金宝app

  • 将运行时行为转换为SystemVerilog实现。

  • 将刺激、设计和响应检查集成到一个可运行的SystemVerilog中，以确认转换后的行为与原始Simulink模拟的行为相同。金宝app

  • 将这些主要的SystemVerilog组件集成到UVM上下文中，以允许使用dv编写的验证扩展Simulink测试。金宝app这个扩展的测试可能包括随机测试、SystemVerilog断言、功能覆盖和代码覆盖。

使用HDL验证器™UVM生成功能，这个移交过程是自动化的。DV工程师得到一个经过验证的UVM测试环境，该环境与在Simulink中执行的测试相匹配，并且可以轻松地更新该环境以满足他们的下游验证需求。金宝app

Simulink中的设计与测试金宝app

编写你的算法并添加一个测试台。该模型由典型的试验台子系统组成，如刺激产生、被测设计(DUT)和响应检查。

在该设计中，源子系统在5000个噪声采样帧中的随机位置创建64个信息采样的随机脉冲。它还生成一组64个最佳匹配滤波器系数，用于检测脉冲。输入同时馈送至设计和响应检查器。响应检测器验证是否在噪声波形中的正确位置检测到脉冲。通过控制台输出确认操作正确。如果检测到的信号的预期功率不在某些限制范围内，则触发断言。

通过模拟该模型，可以确认在五个产生的脉冲中，有五个被检测到。由三个面板组成的图显示了一个Tx信号（原始脉冲）、一个Rx信号（嵌入噪声中的脉冲）和一个参考实现的滤波输出，该参考实现显示了检测到峰值的位置。输出信号延迟一帧。

[FrameNum= 0] Peak location=2163.000000, magu -squared=0.280 using global max [FrameNum= 0] Peak detected from impl=2163 error(abs)=0 [FrameNum= 0] Peak location=2163.000000, error(abs)=0.000 error(pct)=0.017 [FrameNum= 1] Peak location=2163.000000，Peak mags -squared from impl=0.199, error(abs)=0.000 error(pct)=0.190 [FrameNum= 2] Peak location=2163.000000，Peak magu -squared from impl=2163 error(abs)=0 [FrameNum= 2] Peak location=2163.000000, error(abs)=0.000 error(pct)=0.183 [FrameNum= 3]max [FrameNum= 3] Peak detected from impl=2163 error(abs)=0 [FrameNum= 3] Peak magu -squared from impl=0.200, error(abs)=0.000 error(pct)=0.043 [FrameNum= 4] Peak location=2163.000000，[FrameNum= 4] Peak magu -squared from impl=0.255, error(abs)=0.000 error(pct)=0.031 [FrameNum= 5] Peak location=2163.000000，Peak magu -squared from impl=0.241, error(abs)=0.000 error(pct)=0.187 [FrameNum= 6] Peak location=2163.000000，Peak magu -squared from impl=0.241, error(abs)=0.000 error(pct)=0.019 [FrameNum= 7] Peak location=2163.000000，Peak magu -squared from impl=0.225 error(abs)=0 [FrameNum= 7] Peak location=2163.000000, error(abs)=0.000 error(pct)=0.032 [FrameNum= 8] Peak location=2163.000000，Peak magu -squared from impl=0.239, error(abs)=0.000 error(pct)=0.037 [FrameNum= 9] Peak location=2163.000000，Peak magu -squared from impl=0.225 error(abs)=0 [FrameNum= 9] Peak location=2163.000000, error(abs)=0.000 error(pct)=0.146 [FrameNum= 10] Peak location=2163.000000， mag-squared=0.207 using global max [FrameNum= 10] Peak detected from impl=2163 error(abs)=0 [FrameNum= 10] Peak mag-squared from impl=0.207, error(abs)=0.000 error(pct)=0.134

生成可执行的UVM测试台

使用uvmbuild函数将您的设计导出到UVM环境。UVM测试台为HDL验证过程提供了结构，并允许实现验证团队重用所有的Simulink测试台组件和测试用例。金宝app标准组件定义根据环境的各个部分在模拟中的角色将它们分开。对于这个示例:

  • PulseDetector映射到DUT SystemVerilog模块

  • GenPulse子系统映射到sequence_item创建“Sequencer UVM”组件

  • 支票检测子系统映射到Scoreboard UVM组件。

生成的UVM测试台如下所示:

%生成UVM测试台设计=“prm_uvmtb/脉冲检测器”序列=“prm_uvmtb / GenPulse”记分牌=“prm_uvmtb / CheckDetection”uvmbuild(设计、序列、记分板)

UVM测试平台的每一个突出显示的部分都是通过包装来自Simulink子系统生成的c代码并使用DPI调用其入口点来实现的。金宝app下面的图像显示了PulseDetector子系统的两个函数声明。

SystemVerilog/UVM代码决定DPI调用的时间。例如，在PulseDetector SystemVerilog模块中:

  • “初始化”DPI调用由“初始”代码块触发。

  • "terminate" DPI调用由"final"代码块触发。

  • “重置”DPI呼叫由激活的重置信号触发。

  • “输出”和“更新”DPI调用由上升时钟边缘触发，在上升时钟边缘，复位未激活，时钟启用激活。

运行UVM测试台

这个uvmbuild进程还生成一个脚本来运行UVM测试的模拟。脚本为以下模拟器生成:

  • Mentor Graphics®Modelsim®和Questa®：运行_tb_mq.do

  • Cadence®锐利™: run_tb_incisive.sh

  • Cadence®Xcelium™: 运行_tb_xcelium.sh

  • Synopsys对此®VCS®:run_tb_vcs.sh

显示了为ModelSim生成的脚本。

执行生成的脚本以验证UVM执行与Simulink执行匹配。由于序列由SNR输入端口参数化，因此其默认值将为0.0（以UVM为单位）。为了正金宝app确比较模拟运行，我们需要将其默认值更改为2.0（其位值为0b10_000000），以匹配Simulink；这可以通过一个plusarg完成，我们通过一个环境变量将其传递给脚本。

%清除影响UVM模拟的环境变量'setenv额外的UVM SIM参数setenv额外费用setenvUVM_TOP_MODULE
%使用2.0的信噪比模拟UVM测试台光盘uvm_构建/prm_uvmtb_uvm_测试台/顶部setenv额外的UVM SIM参数+ SNR_default_inp_val = 10000000! vsim-do run_tb_mq.do%ModelSim/QuestaSim（gui）！Vsim -c -do run_tb_mq。做% ModelSim/QuestaSim(控制台)！./run_tb_incisive.sh % Incisive (console)！./run_tb_xcelium.sh % Xcelium (console)! ./运行_tb_vcs.sh%vcs（控制台）光盘. . / . . / . .

模拟日志显示相同的诊断消息:

波形显示了DUT接口信号的时序。光标被放置在帧边界，并显示匹配滤波器系数的瞬时更新。

HDL验证器文档

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