金宝appSimulink用于生成和验证HDL代码

无需编写HDL代码,即可研究、实现和验证FPGA、SoC或ASIC设计。

在高水平上设计和探索,然后直接从MATLAB生成和验证HDL®或仿真金宝app软件®用于FPGA、ASIC或系统芯片(SoC)原型或生产项目。

  • 生成优化的和可读的VHDL®或Verilog®适用于任何FPGA、ASIC或SoC硬件
  • 将系统级设计与子系统级实现连接起来
  • 使用数学、DSP、无线通信、控制和视觉处理的高质量硬件模型来构建硬件子系统
  • 使用自动引导将其转换为定点,或为任何目标设备生成本机浮点操作
  • 直接从Simulink和MATLAB部署和调试原型硬件金宝app
  • 重用算法模型和测试用例

“与传统的设计流程相比,使用基于模型的设计,我们可以更早地验证我们的算法和系统功能,更快地适应规范更改,并评估更多的设计备选方案。”基于模型的设计有助于弥补算法专家和RTL工程师之间的差距。

神谷Mamoru, Renesas系统设计

为任何目标生成HDL代码

使用高级合成将硬件就绪的MATLAB或Simulink编译成可读、可跟踪和可合成的VHDL或Verilog金宝app HDL代码的技术。此代码经过优化,可跨任何FPGA、ASIC或SoC硬件移植。

不管您的硬件设计经验如何,您都可以生成高质量的HDL代码。在高层次上工作可以让您快速探索硬件体系结构的折衷,以满足您的目标,并自动生成HDL代码和接口。


基于模型的设计合作

使用Sim金宝appulink,算法开发人员可以与硬件、软件和模拟设计工程师协作。他们可以使用相同的模型设计在开始实施之前,研究权衡并验证系统架构。

直接从这些模型生成HDL代码使您能够适应变化,并维护VHDL或Verilog、模型和需求之间的可跟踪性。


支持hdl的模型和示例

使用高级块构建您的设计,这些块模拟算法的硬件实现并生成高质量的HDL代码。模块包括数学,三角学,数字信号处理,无线通信,以及视频和图像处理。您可以使用子系统级的知识产权进行LTE无线和视觉处理。


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定点制造简单

自动转换您的数据类型从浮点到定点的实现。这使您能够平衡资源使用和准确性。

如果您的设计计算需要较高的精度或较高的动态范围,或者您希望在转换为定点之前生成原型,则可以生成与目标无关的合成器本机浮点高密度脂蛋白。


自动FPGA和SoC原型

为流行的FPGA和SoC原型平台从Xilinx®,英特尔®,Microsemi®和Speedgoat一样,你只需按下一个按钮,就可以生成你需要的所有程序。该原型可以作为一个独立的设备运行,也可以连接到MATLAB或Simulink进行刺激和调试。金宝app然后可以在任何FPGA、ASIC或SoC上重用它来实现生产。您还可以为简单的编程设置定制的原型板。


重用模型和测试以进行验证

使用运行在Mentor Graphics中的手写或生金宝app成的HDL代码,协同模拟MATLAB或Simulink模型和测试®或节奏®模拟器。然后将这些模型和测试作为SystemVerilog DPI-C组件导出UVM或自定义验证环境。