Faraday加速SIP开发，并将NAND Flash控制器ECC发动机门计数减少57%，基于模型的设计

在Faraday的开发工作流程中，工程师创建设计模块，可以快速配置并组装成集成的系统级模型。过去，这些模块是用SystemC、c++或Verilog手工编写的^®．当内存控制器标准改变时，模块必须被重新编码。手工编码不仅需要花费时间，而且这些模块通常必须移植到另一种语言中，以便在专有的模拟平台上进行RTL模拟。

当法拉第的模块包含离散时间交互作用时，模拟本身就很慢。例如，控制双数据速率(DDR)存储器或闪存的数据流的模块必须使用复杂的通信协议并管理大量数据。模拟这些模块的速度太慢了，法拉第不得不限制设计迭代和测试。由于几乎没有时间进行优化，工程师们根据最坏的情况进行设计，这就导致了带有更多门的次优设计——以及比必要的更高的成本。

法拉第的工程师建立了一个新的工作流程，他们使用MATLAB^®,仿金宝app真软件^®, Stateflow^®对其系统级设计进行建模和仿真，并通过Simulink Coder™和HDL Coder™从其模型生成代码。金宝app

在Simulink和s金宝apptatflow中，工程师们为多个设计模块建模，包括用于DDR和flash控制器的有限状态机(FSMs)。他们在Simulink中进行了广泛的模拟，以确保模型对于一系列配置的周期是准确的金宝app。他们使用MATLAB对模型进行统计分析。

在架构设计阶段，法拉第工程师评估了各种模块组合，并尝试了不同的参数值。他们利用模拟结果来优化和改进设计。陈说:“statflow使得工程师能够很容易地就复杂的控制器设计进行详细的交流，并在易于理解的抽象级别上进行交流。”

作为RTL模拟的一个更快的替代方案，Faraday的工程师使用Simulink Coder从他们的模型生成C代码。金宝app这段C代码提供了一个程序员的设计视图，可以集成到许多虚拟平台解决方案中，用于软件开发和系统级架构探索。金宝搏官方网站

在实现阶段，Faraday工程师使用HDL Coder从相同的Simulink模型中自动生成HDL代码，并集成到他们的RTL仿真中，而不是手工编码他们的设计。金宝app这个工作流使Faraday缩短了他们的设计过程，因为他们从架构设计转向基于fpga的原型。

Faraday已完成DDR和flash控制器项目，并按时向客户交付SIP设计。工程团队的定位是通过重用和调整现有模型来加速未来内存控制器项目的开发。