金宝appSimulink Design Verifier
识别设计错误,证明要求合规性,并生成测试
金宝appSimulink Design Verifier™使用正式方法来识别模型中的隐藏设计错误。它检测到模型中导致整数溢出,死亡逻辑,数组访问违规以及划分零的模型中的块。它可以正式验证设计满足功能要求。对于每个设计错误或违规需求,它会为调试进行模拟测试用例。
金宝appSimulink Design Verifier为模型覆盖和自定义目标生成测试用例,以扩展基于需求的测试用例。这些测试用例驱动模型以满足条件,决定,修改条件/决策(MCDC)和自定义覆盖目标。除了覆盖目标外,您还可以指定自定义测试目标,以自动生成基于需求的测试用例。
金宝app通过支持行业标准IEC认证套件(对于ISO 26262和IEC 61508)和做资格套件(对于do-178和do-254)。
开始:
死亡逻辑
在模拟和执行生成代码的模型中查找无法激活的模型中的对象。 |
简化部署模型
完全验证了主变量模型后,使用变体减速器为有效配置的子集生成缩小模型。还减少了所有相关文件和可变依赖项。减少的工件包装在单独的文件夹中,以便可轻松部署和与客户和合作伙伴共享。
检测系统对象的错误
使用Simulink中的系统对象检测错误,生成测试或证明MATLAB代码的属性金宝app
检测违规的高完整性系统建模(HISM)指南
检查特定的HISM违规,如数学函数作为方形根块
启用快速死亡逻辑检查
首先运行部分死亡逻辑检查,以便在投资计算时间进行详细分析之前更接近设计时间的调试错误
巴士元素支持金宝app
分析包含在总线元素或总线元素块中的顶级模型
改进了死亡逻辑报告
查看结果检查器窗口中死亡逻辑可能的原因,包括短路和条件执行
并行测试案例验证
使用并行计算来验证测试用例或校长
看看发行说明有关这些功能的详细信息和相应的功能。