多速率IP核生成
此示例显示HDL Coder™在运行时支持具有多个采样率的设金宝app计IP核生成工作流。
如果您只使用AXI4从接口(如AXI4或AXI4- lite)，并且当您使用自由奔跑为处理器/ FPGA同步，您可以在设计中不受限制地使用多个采样率。
当您将接口端口映射到AXI4- stream、AXI4- stream Video或AXI4 Master接口以使用多个采样速率时，请确保映射到AXI4接口的DUT端口在HDL代码生成后以设计中最快的速率运行。
这些示例说明了在使用AXI4-Stream、AXI4-Stream Video或AXI4-Master Master接口时，如何使用多个采样率对设计建模。
以较慢的速度运行部分设计
您可以以较慢的速度运行部分设计，同时确保映射到接口的DUT端口以最快的速度运行。此示例演示了到AXI4- stream视频接口的映射，但您也可以使用此方法映射到AXI4- stream或AXI4 Master接口。
例如，打开模型hdlcoder_axi_video_multirate．
load_system (“hdlcoder_axi_video_multirate”) set_param (“hdlcoder_axi_video_multirate”，“SimulationCommand”，“更新”) open_system (“hdlcoder_axi_video_multirate”）
在此模型中，DUT端口对应于的输入和输出Video_Algorithm以最快的速度跑。
open_system (“hdlcoder_axi_video_multirate / Multirate_DUT”）
因此，这些端口可以映射到AXI4-Stream视频接口。部分设计运行在此算法之外，对应输入慢和输出slowOut以较慢的速度运行可以映射到AXI4或AXI4- lite接口。该图显示了此模型的目标平台接口映射示例。
注意:要使用像素控制总线创建器和像素控制总线选择器块，必须安装Vision HDL工具箱™。如果没有Vision HDL工具箱，请使用总线创建器和总线选择器块。
将优化应用于运行速度较慢的部分设计
有了多速率支持，您可以将资源共金宝app享等优化应用于以较慢速率运行的设计部分。确保优化不会在Simulink™模型中引入更快的速率。金宝app此示例演示了到AXI4- stream接口的映射，但您也可以使用此方法映射到AXI4- stream Video或AXI4 Master接口。
例如，打开模型hdlcoder_axi_multirate_sharing
load_system (“hdlcoder_axi_multirate_sharing”) set_param (“hdlcoder_axi_multirate_sharing”，“SimulationCommand”，“更新”) open_system (“hdlcoder_axi_multirate_sharing / DUT”）
在这个模型中，子系统包含一个简单的以较慢速度运行的乘法-加法算法。
open_system (“hdlcoder_axi_multirate_sharing / DUT /子系统”）
资源共享可以应用于这部分设计。要查看保存在这个子系统上的参数，请运行hdlsaveparams．
hdlsaveparams (“hdlcoder_axi_multirate_sharing / DUT /子系统”）
设置模型'hdlcoder_axi_multirate_sharing' HDL参数hdlset_param('hdlcoder_axi_multirate_sharing'， 'HDLSubsystem'， 'hdlcoder_axi_multirate_sharing/DUT');hdlset_param('hdlcoder_axi_multirate_sharing'， 'ReferenceDesign'， '默认系统与AXI4-Stream接口');hdlset_param('hdlcoder_axi_multirate_sharing'， 'ResetType'， 'Synchronous');hdlset_param('hdlcoder_axi_multirate_sharing'， 'SynthesisTool'， 'Xilinx Vivado');hdlset_param('hdlcoder_axi_multirate_sharing'， 'SynthesisToolChipFamily'， 'Zynq');hdlset_param('hdlcoder_axi_multirate_sharing'， 'SynthesisToolDeviceName'， 'xc7z020');hdlset_param('hdlcoder_axi_multirate_sharing'， 'SynthesisToolPackageName'， 'clg484');hdlset_param('hdlcoder_axi_multirate_sharing'， 'SynthesisToolSpeedValue'， '-1');hdlset_param('hdlcoder_axi_multirate_sharing'， 'TargetDirectory'， 'hdl_prj\hdlsrc');hdlset_param('hdlcoder_axi_multirate_sharing'， 'TargetFrequency'， 50); hdlset_param('hdlcoder_axi_multirate_sharing', 'TargetPlatform', 'ZedBoard'); hdlset_param('hdlcoder_axi_multirate_sharing', 'Workflow', 'IP Core Generation'); % Set SubSystem HDL parameters hdlset_param('hdlcoder_axi_multirate_sharing/DUT/Subsystem', 'SharingFactor', 3);
可以将DUT接口端口映射到AXI4-Stream主接口或AXI4-Stream从接口。该图显示了此模型的目标平台接口映射示例。
另请参阅AXI4-Stream接口生成模型设计．
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