FPGA-in-the-Loop模拟
什么是fpga在环仿真?
概述
fpga在环(FIL)仿真提供了使用Simulink的能力金宝app®或MATLAB®软件用于在实际硬件中测试设计任何现有的HDL代码。HDL代码可以是手工编写的，也可以是从模型子系统生成的软件。
你必须有HDL代码来执行FIL模拟。FIL有两个工作流程:
您有现有的HDL代码(FIL向导)。
请注意
FIL向导使用任何可合成的HDL代码，包括由HDL Coder™软件从Simulink模型自动生成的代码金宝app
你有MATLAB代码或Simulink模型金宝app和HDL编码器许可证(HDL工作流顾问)。
请注意
当您在Workflow Advisor中使用FIL时，HDL Coder将使用加载的设计来创建HDL代码。
无论选择哪个工作流，当创建block或System对象™时，FIL都会执行以下过程:
生成代表HDL代码的FIL块或FIL System对象
提供综合、逻辑映射、位置和路由(PAR)、编程文件生成和通信通道。
将设计加载到FPGA上
所有这些功能都是为特定的板设计的，并根据您的RTL代码进行定制。
作为FIL模拟的一部分，block或System对象和你的模型或应用程序:
将数据从Simulink或MATLAB传金宝app输到FPGA
从FPGA接收数据
在真实环境中练习设计
费尔通信。下图演示了HDL验证器™如何使用FIL仿真在Simulink和FPGA板之间进行通信。金宝app
请注意
HDL验证器假设只有一条下载线连接到上位机，FPGA编程软件可以自动检测到此连接。如果没有，使用FPGA编程软件用正确的选项对FPGA编程。
系统级视图。所有的DUT I/ o都通过FIL通信逻辑路由到Sim金宝appulink。
通信通道
FIL为Simulink和FPGA之间发送和接收数据提供通信通道。金宝app该通道可以是JTAG、Ethernet或PCI Express®连接。Simulink与FPGA之间的通信是严格同金宝app步的，以提供一个可靠的验证环境。
下游的工作流自动化
创建FIL编程文件，软件执行如下任务:
为指定的DUT生成HDL代码并创建ISE项目。
与FPGA设计软件一起，合成、地图、放置和路由，并为FPGA创建一个编程文件。
通过正常配置连接将编程文件下载到开发板上的FPGA上。通常，该连接是通过USB电缆的串行线(请参阅电路板用户指南，了解如何进行此连接)。
对于FIL模拟块，单击负载在FIL块掩码上启动编程文件下载。
对于FIL仿真系统对象，发出
programFPGA方法启动编程文件下载。
你需要知道的
对于FIL模拟，您必须准备以下项目或信息:
费尔向导:
为要测试的设计提供HDL代码(手工编写或软件生成)。
选择HDL文件并指定顶级模块名称。
检查端口设置，确保FIL向导按照预期识别输入和输出信号以及信号大小。
如果你正在使用Simulink，提金宝app供一个Simulink模型来接收生成的FIL块。
对于HDL工作流顾问:
您可以从任何合适的Simulink模型生成代码并运行FIL。金宝app遵循以下工作流程
FPGA-in-the-Loop．看到在Simulink中使用HDL Workflow Advisor进行FIL仿真金宝app．有关MATLAB代码，请参阅中描述的工作流基于MATLAB的基于HDL工作流顾问的FIL仿真．
你也可以从以下列表中选择一个网站:
