高密度脂蛋白编码器
生成硬件描述语言(VHDL)和Verilog用于FPGA和ASIC设计的代码
HDL编码器™生成可移植的,可合成的VHDL®和Verilog®从MATLAB代码®函数,仿真软件金宝app®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型设计和设计。
HDL编码器提供了自动化Xilinx编程的工作流顾问器®, Microsemi®,英特尔®fpga。您可以控制HDL架构和实现,突出显示关键路径,并生成硬件资源利用估计。HDL Coder提供了Simulink模型和生成的Verilog和VHDL代码之间的可追金宝app溯性,使符合DO-254和其他标准的高完整性应用程序的代码验证成为可能。
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学习HDL编码器的基础知识
HDL代码生成从MATLAB
从MATLAB算法生成HDL代码
从Simulink生成HDL代码金宝app
从Simulink模型生成HDL代码金宝app
硬件软件合作设计
在目标硬件平台上部署分区的硬件和软件
金宝app支持的硬件
金宝app支持第三方硬件,如Intel、Microsemi、Xilinx FPGA板