并行链接设计师

分析并行链路应用的PCB设计

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描述

的并行链接设计师分析并行链路应用的PCB设计，用于布局前和布局后的仿真。要执行布局后分析，您需要RF PCB Toolbox™的许可证。

使用预布局分析，可以从集成信号完整性、波形、时序和串扰分析确定系统级噪声和时序裕度。预布局分析环境为您的单板布局、封装布局、连接器和布线生成设计指南。后布局环境根据设计指导原则验证实际布局。

打开并行链接设计器应用程序

MATLAB^®将来发布:应用程序选项卡,在信号处理与通信，单击应用程序图标。
MATLAB命令提示符:输入parallelLinkDesigner．

例子

编程使用

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`parallelLinkDesigner`

parallelLinkDesigner的新会话并行链接设计师App，让你设计和分析一个并行链接。

`parallelLinkDesigner(路径/ file.edk)`

parallelLinkDesigner(路径/ file.edk)打开文件设计的界面。

`parallelLinkDesigner (file.script)`

parallelLinkDesigner (file.script)运行一个脚本文件并返回应用程序进程句柄。

更多关于

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仿真参数

仿真参数控制分析是如何运行的并行链接设计师如需了解详细信息，请参见并联连杆设计中的仿真参数．

角条件

有两种类型的角条件可以使用并行链接设计师应用程序。

IC环境角-这是每个角的温度参数。它们不会影响IBIS缓冲模型。
刻蚀角-这些是缩放因子Z₀和T_pd传输线模型参数。理想输电线模型和有损输电线模型都是按比例计算的。通过计算的值对有损传输线模型进行缩放Z₀和T_pd从典型的角L和C值。

有关更多信息，请参见在平行连杆设计中指定拐角条件．

刺激模式

您可以为时域分析指定刺激模式。如果指定的模式比模拟长度的位数少，则从模式的第一个位重复模式。如果模式比模拟长度长，模拟将在指定的时间结束时域停止．有关更多信息，请参见平行连杆设计中的刺激模式．

宽频(布局前串扰分析)

在并行链接设计师应用中，预布局串扰分析称为宽带串扰分析。它由单个转移单(转移网)和一个“宽带网”或与受害者转移网和一个或多个攻击者转移网相连的单组成。

在宽总线原理图上的每一个独特的传输网络被称为“宽总线组”。该组仅由传输网络指示器(驱动程序、接收器或I/O缓冲区)组成。在宽总线表上，任何宽总线组都可以是受害者或侵略者，任何宽总线组的多个实例都可以放在示意图上。宽带网组继承在其转移网表中定义的指示器属性。耦合的w线、连接器、封装模型或s参数块可以在宽总线原理图中用于连接每个宽总线组。宽带网组的一个实例将在示意图上被指定为受害网。

可以在任何项目上执行wibus分析，甚至是以前的设计版本。以下要求是:

存在一个或多个参考转帐网(单)。在每个唯一的转播网上的指定分组被称为“宽带分组”。
每个传输网络由每个传输的单个驱动程序组成(它们可以有多个传输(即内存读/内存写)，并且可以有多个接收器/负载。
传输网络特征，如传输、用户界面、类型、探测点和抖动在传输网络特征中定义(不是在宽总线表上)。

要创建宽总线表，在原理图集中必须包含至少一个传输网。选择文件>示意表>新表从应用程序工具栏。在新打开的新工作表对话框中，选择Widebus并选择要添加到工作表中的widbus组以及每个组的实例数。

时钟转发

的并行链接设计师应用程序金宝app支持IBIS BIRD 204中定义的时钟转发方法。该BIRD描述了一种机制，通过这种机制，时钟波形或恢复时钟时间可以被传递到数据AMI接收器模型，以允许模型制造者访问时钟。这使得接收机模型可以包括时钟相位噪声、时钟树延迟、相位插值器等。IBIS BIRD204已经被IBIS委员会批准，并将被纳入IBIS 7.1。

串行连接通道使用CDR(时钟数据恢复)电路在接收方创建一个时钟信号,然后用门闩每个数据位进入一个集成电路的核心。IBIS-AMI标准模型创建这个操作和CDR需要礼物,无论是在接收器模型本身(规范)中，还是在运行仿真的EDA工具中。相比之下，在并行链路信道中没有CDR。相反，一个单独的时钟(或频闪)信号随数据信号一起发送，用于一次性锁存数据位集。这就是所谓的时钟转发。

通过在“总线组”对话框中选择时钟组，可以访问时钟转发。时钟组识别时钟以及与之相关联的各自数据信号。该关系用于并行接口的时钟恢复分析。

任何已被设置为时钟或频闪灯的宽带总线组传输网将被认为是宽带表上的一个时钟组。时钟组下拉菜单选择将显示当前宽频表上的所有频闪灯/时钟组，加上“<一>＂.时钟传输网默认为“<一>”。数据传输网将默认为第一时钟或频闪相关表。每个数据组可以与不同的时钟组相关联，也支持对受害组进行扫描。金宝app