生成黑盒接口子系统
黑盒的接口是什么?
一个黑盒接口子系统生成的硬件描述语言(VHDL)®组件或Verilog®模块只包含的HDL的输入和输出端口定义子系统。通过生成这样的组件,您可以使用一个子系统模型中生成一个现有的手工编写HDL代码接口,第三方知识产权或其他代码生成的HDL编码器™。
需求
黑盒的实现是只有子系统街区DUT的水平以下。虚拟和原子子系统模块的自定义库低于DUT的水平也与黑盒的实现工作。
你最多只能产生一个时钟端口和一个时钟使端口为一个黑盒子系统。因此,黑盒子系统必须单频即使是在一个多重速率的DUT。
为一个子系统生成黑盒接口
生成界面,选择黑箱实现一个或多个子系统模块。考虑下面的模型,其中包含一个子系统前测试设备。
子系统前包含两个底层子系统:
假设您想要生成HDL代码前黑盒的接口接口子系统。指定一个黑盒接口:
右键单击
接口子系统和选择HDL代码>高密度脂蛋白块属性。高密度脂蛋白属性对话框。
集体系结构来
黑箱。以下参数可用于黑盒的实现:
高密度脂蛋白块参数可用于黑盒的实现使您能够定制生成的接口。看到定制黑盒或高密度脂蛋白Cosimulation接口对这些参数的信息。
根据需要更改参数,然后单击应用。
点击好吧关闭HDL属性对话框。
为一个黑盒子子系统生成的代码实现
当你为DUT的生成代码ex_blackbox_subsys模型,以下信息出现:
> > makehdl (ex_blackbox_subsys /高级)# # #为ex_blackbox_subsys /顶部的生成高密度脂蛋白HDL检查开始# # #。# # # HDL检查完成0错误,警告和0的消息。代码生成# # # # # #开始硬件描述语言(VHDL)致力于ex_blackbox_subsys /高级/ gencode hdlsrc \ gencode。vhd # # #工作ex_blackbox_subsys /顶级hdlsrc \。vhd # # # HDL代码生成完成。
的进展消息,观察到gencode子系统生成一个单独的文件,gencode.vhd,因为它的硬件描述语言(VHDL)实体的定义。的接口子系统不生成这样一个文件。这个子系统的接口代码top.vhd,生成的ex_blackbox_subsys /顶。下面的代码清单显示了组件生成的定义和实例化接口子系统。
组件接口端口(std_logic clk:;在std_logic clk_enable:;重置:std_logic;三机一体:std_logic_vector(7报纸0);——uint8 In2: std_logic_vector(15报纸0);——uint16 In3: std_logic_vector(31报纸0);——uint32着干活:std_logic_vector(31报纸0)——uint32);结束组件;…u_Interface:接口端口映射(clk = > clk、clk_enable = > enb = >重置,重置In1 = > gencode_out1,——uint8 In2 = > gencode_out2——uint16 In3 = > gencode_out3——uint32着干活= > Interface_out1 uint32); enb <= clk_enable; ce_out <= enb; Out1 <= Interface_out1;
默认情况下,生成黑盒接口子系统包括时钟,时钟使,和复位端口。定制黑盒或高密度脂蛋白Cosimulation接口描述如何重命名或者抑制代这些信号,并定制生成的接口的其他方面。
