为生成的HDL代码选择测试台
When you generate HDL code with HDL Coder™, you can optionally generate a test bench as well. The coder also generates build-and-run scripts for the HDL simulator you specify. The test bench options are:
HDL测试台 - 一个HDL测试台，包括生成的HDL DUT和包含输入和输出数据向量的文件。此测试台验证生成的HDL DUT针对来自Simulink生成的测试向量金宝app®模型。看测试板凳生成。
cyimulation模型 - 包括一个模拟模金宝app型，包括一个HDL Cosimulation在HDL模拟器中运行生成的HDL代码的块。该模型还包括您原始的Simulink刺激生成，您的行为模型以及用于显示或分析金宝app输出数据的任何块。该模型比较了输出的模型HDL Cosimulation对源子系统的输出块。看生成待化模型。
SystemVerilog DPI测试台 - 包括生成的HDL DUT和生成的C语言组件的HDL测试台。C组件创建输入刺激并运行DUT子系统的行为模型。测试台使用直接编程接口（DPI）来在HDL仿真内运行C分量。该测试台验证生成的HDL DUT对源Simulink模型的C表示。金宝app看使用SystemVerilog DPI测试台验证HDL设计。
fpga-in-in-loop - 一个金宝app包括一个模拟模型，包括一个FPGA in-in-in-look在FPGA板上运行时，块与您的HDL设计进行通信。该模型还包括您原始的Simulink刺激生成，您的行为模型以及用于显示或分析金宝app输出数据的任何块。该模型比较了输出的模型FPGA in-in-in-look对源子系统的输出块。看使用HDL Workflow Advisor for Simulink进行仿真金宝app（HDL验证者）。
选择HDL工作流程顾问中的测试依据选项HDL代码生成>设置TestBench选项，或在“模型配置参数”对话框中HDL代码生成>试验台。或者，对于命令行访问，使用属性选择测试台makehdltb。
对于循环的FPGA，选择HDL工作流程顾问中的目标工作流程Set Target>Set Target Device and Synthesis Tool。然后选择您的FPGA和合成工具。您还可以使用FPGA-in-in-Loop巫师（HDL验证者）。
| 试验台 | 许可证要求 | pros | cons |
|---|---|---|---|
| HDL测试工作台 |
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| 化妆模型 |
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| SystemVerilog DPI test bench |
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| FPGA in-in-in-look |
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