在Faraday的开发工作流程中，工程师创建设计模块，他们可以快速配置和组装成集成的系统级模型。在过去，这些模块是用SystemC、c++或Verilog手工编码的^®。当内存控制器标准改变时，模块必须重新编码。手工编码不仅要花时间，而且常常需要将模块移植到另一种语言中，以便在专用的仿真平台上进行RTL仿真。

当法拉第的模块包含离散时间交互作用时，模拟本身是缓慢的。例如，为双数据速率(DDR)内存或闪存控制数据流的模块必须使用复杂的通信协议并管理大量数据。模拟这些模块的速度非常慢，以至于Faraday不得不限制设计迭代和测试。由于几乎没有时间进行优化，工程师们只考虑了最坏的情况，这导致了次优的设计，更多的门，以及比必要的更高的成本。

Faraday的工程师利用MATLAB建立了一个新的工作流程^®,仿金宝app真软件^®,Stateflow^®对他们的系统级设计进行建模和模拟，并使用Simulink Coder™和HDL Coder™从他们的模型生金宝app成代码。

在Simulink和S金宝apptateflow中，工程师们建模了多个设计模块，包括用于DDR和flash控制器的有限状态机(FSMs)。他们在Simulink中进行了大量的仿真，以确保模型在一系列配置下的循环精度。金宝app他们使用MATLAB对模型进行统计分析。

在架构设计阶段，Faraday工程师评估了各种模块组合，并尝试了不同的参数值。他们利用模拟结果来优化和改进设计。Chen说:“Stateflow使得工程师可以很容易地在一个容易理解的抽象层次上，就复杂的控制器设计进行详细的交流。”

作为RTL仿真的一个更快的选择，Faraday的工程师使用Simulink编码器从他们的模型中生成C代码。金宝app这段C代码提供了一个程序员的设计视图，可以集成到许多虚拟平台解决方案中，用于软件开发和系统级架构研究。金宝搏官方网站

在实现阶段，Faraday的工程师使用HDL编码器从相同的Simulink模型自动生成HDL代码，并将其集成到RTL仿真中，而不是手动编写设计代码。金宝app这个工作流程使得Faraday能够缩短他们从架构设计到基于fpga原型的设计过程。

Faraday已经按时完成了DDR和flash控制器项目，并将SIP设计交付给客户。工程团队的定位是通过重用和调整他们现有的模型来加速未来内存控制器项目的开发。