checkhdl

检查子系统或HDL代码生成模型兼容性

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语法

checkhdl

checkhdl (bdroot)

checkhdl (dut)

checkhdl (gcb)

输出= checkhdl(“系统”)

checkhdl生成一个HDL代码生成检查报告,报告保存到目标文件夹,并显示该报告在一个新窗口。在生成HDL代码之前,使用checkhdl检查你的子系统或模型。

请注意

运行这个命令可以激活在仿真开始设置等模块范围块,因此调用块。

报告列出了兼容性错误链接到每一块或子系统,导致一个问题。强调和显示不兼容的块,点击每个链接在报告中同时保持打开模型。

报告文件的名字是系统_report.html。系统子系统的名称或模型传递给checkhdl。

当一个模型或子系统checkhdl,但这并不意味着代码生成将完成。checkhdl不验证所有块参数。

checkhdl (bdroot)检查当前HDL代码生成模型兼容性。

checkhdl (dut)检查指定的DUT模型名称,模型引用名称,或子系统与完整的分层路径名称。

checkhdl (gcb)检查当前选中的子系统。

输出= checkhdl(“系统”)不生成报告。相反,它返回一个1 xn结构体数组和一个条目为每个错误,警告,或消息。系统指定一个模型或各级子系统的完整块路径模型的层次结构。

您指定的名称-值对的观点makehdl和makehdltb也可以指定吗checkhdl。名称-值对参数的列表,请参阅名称-值对的观点。

checkhdl报告三个级别的兼容性问题:

错误:导致代码生成过程终止。报告必须不包含错误继续HDL代码生成。
警告:显示问题在生成的代码中,但允许HDL代码生成继续。
消息:迹象表明一些数据类型有特殊待遇。例如,高密度脂蛋白编码器™软件自动将单精度浮点数据类型转换为双精度,因为硬件描述语言(VHDL)^®和Verilog^®不支持单精度的金宝app数据类型。

检查子系统symmetric_fir在模型sfir_fixedHDL代码生成兼容性和生成一个兼容性报告。

checkhdl (“sfir_fixed / symmetric_fir”)

检查子系统symmetric_fir_err在模型sfir_fixed_errHDL代码生成的兼容性,并返回信息结构中遇到的问题输出。

输出= checkhdl (“sfir_fixed_err / symmetric_fir_err”)

# # #开始HDL检查……# # # HDL检查完成4错误,警告和信息。

以下的MATLAB^®命令显示结构的顶层结构输出,它的第一个细胞。

输出= 1 x4结构体数组字段:路径类型消息级输出(1)ans =路径:sfir_fixed_err / symmetric_fir_err /产品的类型:“块”的信息:“未处理的混合双和non-double数据类型在港口块的水平:“错误”

介绍了R2006b