用于SpeedGoat Simulink可编程I / O模块的IP核心生成工作流程金宝app
HDL编码器™使用IP核心生成工作流程基础架构为支持Xilinx的SpeedGoAT Simulink可编程I / O模块生成可重用的HDL IP核心金宝app金宝app®Vivado®。工作流程生成IP核心报告，该报告显示您指定的目标接口配置和代码生成器设置。您可以通过在嵌入式系统集成环境中添加它来将IP核心集成到更大的设计中。看自定义IP核心生成。
该图显示了软件如何使用AXI接口生成IP内核，并将IP内核集成到FPGA参考设计中。
金宝app支持I / O模块
了解HDL编码器支持的I / O模块金宝app金宝appSimulink实时FPGA I / O.工作流程，参见SpeedGoat FPGA支金宝app持HDL工作流程顾问。
IP核心生成工作流程
此工作流具有以下关键功能：
使用Xilinx Vivado作为合成工具。
生成可重用和可共享的IP核心。IP核心包装RTL代码，C头文件和IP核心定义文件。
创建一个项目，用于将IP内核集成到SpeedGoAT参考设计中。
生成FPGA比特流并将比特流下载到目标硬件。
构建FPGA比特流后，工作流程会生成一个金宝app®Real-time™模型。该模型是一个接口子系统模型，包含用于编程FPGA的块，并在实时执行期间通过PCIe总线与I / O模块通信。
限制
IP核心生成工作流不支持：金宝app
RAM架构设置
没有时钟启用的通用RAM。使用不同的时钟为IP核和AXI接口。这
ipcore_clk.和Axilite_aclk.必须同步并连接到同一时钟源。这ipcore_resetn.和Axilite_aresetn.必须连接到相同的复位源。看全局复位信号与IP核心时钟域的同步。
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