发送和接收的语气使用Xilinx RFSoC设备-第1部分系统设计

设计任务和系统规范

考虑一个无线应用程序需要访问多个射频通道gigasample-per-second (gsp)在双工模式下数据速率在Xilinx RFSoC设备。在这个例子中,设计任务是生成一个正弦信号从FPGA语气,配置RFDC块,和接收数据回ZCU111 FPGA, ZCU216, ZCU208评估板与以下系统规范。

系统规格ZCU111评估工具

系统规格ZCU216评估工具

系统规格ZCU208评估工具

设计和实现上述系统显示以下挑战:

设计采用SoC Blockset

通过建模系统使用射频数据转换器块和外部内存块,SoC Blockset提供的,您将模拟设计之前实现。模拟设计使您能够识别和解决问题在仿真软件,在硬件上实现。金宝app

这个设计示例包含三个顶级模特。

这个例子显示了工作流使用soc_rfsoc_datacapture模型。所有这三个模型的工作流步骤是常见的。

创建一个SoC模型soc_rfsoc_datacapture最大的模型和设置硬件板选项Xilinx Zynq UltraScale + RFSoC ZCU111评估工具。这个模型包括FPGA模型soc_rfsoc_datacapture_fpga和处理器模型soc_rfsoc_datacapture_proc实例化模型引用。顶部模型还包括AXI4-Stream软件块共享FPGA之间的外部存储器和处理器。

open_system (“soc_rfsoc_datacapture”)

close_system (“soc_rfsoc_datacapture”)

射频数据转换器配置

射频数据转换器块提供了一个无线射频数据通路接口建模算法在硬件逻辑。您可以使用此块模型和配置adc和dac和连接的数据和硬件逻辑。块Xilinx射频数据转换器提供了一个接口IP无线系统在仿真软件建模一个注定Xilinx RFSoC设备上实现。金宝app

2048年来满足系统的要求议员作为adc和dac的数据速率,你必须选择的值插值模式,大量毁灭模式,样品每个时钟周期参数,有效的时钟周期(采样率)无线算法的FPGA在理想的范围内。这是计算如下,显示在块中流的时钟频率你点击后应用。

对于这个示例,DAC选项卡,设置插值模式和样品每个时钟周期参数值4而在ADC选项卡,设置大量毁灭模式和样品每个时钟周期参数值4。这意味着流的时钟频率2048 / (4 * 4)= 128 MHz。

射频数据转换器块提供了DAC输出端口(dac1、dac2等等dac8)和输入端口ADC (adc1、adc2等等adc8)在左边。左侧端口信号的矢量化版本对应的右连接到FPGA的信号。对于本例,右侧的DAC和ADC信号(dac1Data、dac2Data dac8Data和adc1Data、adc2Data,等等adc8Data)是64位宽(uint64)和左侧信号4 x1 int16向量对应版本的右侧的信号。如果需要,可以使用这些端口模型后的数据通路ADC和DAC的无线频道。对于这个示例,DAC信号连接到ADC信号循环回传输信号。

硬件逻辑设计

与DAC射频数据转换器块的数字接口,传输路径的硬件逻辑必须将每128 MHz时钟周期四个样品。这图显示了数据接口的八个DAC射频数据转换器块的数据接口。正弦信号的采样率的语气是512代议员(128 * 4)。

同样,在接收端算法必须操作4样品每个时钟周期。这图显示了数据接口的八ADC射频数据转换器块的数据接口。

FPGA模型soc_rfsoc_datacapture_fpga包含两个子系统,DAC语气一代与DAC RFDC块和ADC采集子系统的部分连接到ADC部分。连续四个样品的正弦信号波形生成并行使用四个HDL优化区域块和选择不同的抵消HDL优化区域块。所有四个样品包装在一起像AXI-Stream 64位数据宽度的数据。此外,相同的波形传播所有的八个频道。每个通道是由不同的缩放比例因子设置为处理器的寄存器。

在ADC采集子系统,一个8通道选择使用一个寄存器组的处理器。选定的数据通道是downsampled到128年之前将其发送给处理器。

open_system (“soc_rfsoc_datacapture_fpga”)

close_system (“soc_rfsoc_datacapture_fpga”)

处理器逻辑设计

处理器逻辑包含一个基于事件的任务由FPGA通过DDR内存数据的到来。处理器算法任务在任务管理器dataTask来标示块和被指定为事件驱动的。任务管理器调度数据块通过一个缓冲的异步事件做好准备,rdEvent内存中表示一个帧的到来从FPGA的数据。该算法本身下建模处理器算法包装处理器模型子系统soc_rfsoc_datacapture_proc和连接到任务管理器块在顶层。操作上接收到的数据帧的打包4 uint64样品,应首先解压缩和恢复的signedness数据。的输出处理器然后连接子系统为可视化光谱和时间范围。在一个单独的初始化函数FPGA子系统的子系统各种寄存器初始化默认值。

open_system (“soc_rfsoc_datacapture_proc”)

close_system (“soc_rfsoc_datacapture_proc”)

模拟

运行模型和可视化正弦信号音产生的FPGA在频谱分析仪题为范围DAC输出。

波形是原路返回从FPGA通过RFDC块处理器,ADC捕获子系统在FPGA和内存块。处理器系统中的可视化在频域中使用频谱范围块标题ADC捕获的信号。信号在时域中也观察到了使用时间范围块题为ADC捕获输出范围。观察这些数据范围与大量仿真开始后延迟。这是因为延迟的第一帧数据的可用性的范围由于长回送数据路径。

观察到的信号发送和接收显示0.5 MHz的基调。

从第五频道来捕获数据,修改adcChannelSelect价值5从命令窗口如下所示。再次运行仿真,发现光谱的峰值ADC捕获信号范围约为91.245 dBm作为通道1比100年dBm。同样,注意到时域信号的振幅是通道1从1578减少到4000。

adcChannelSelect = 5;

设计和模拟ZCU216智商模型套件

来捕获复杂智商数据与16频道ZCU216评价工具,创建一个SoC模型soc_rfsoc_IQ_datacapture_top最大的模型和设置硬件板选项Xilinx Zynq UltraScale + RFSoC ZCU216评估工具。这个模型包括FPGA模型soc_rfsoc_IQ_datacapture_fpga和处理器模型soc_rfsoc_IQ_datacapture_proc实例化模型引用。按以下步骤在前面的章节所提到的,射频数据转换器配置,硬件逻辑设计,处理器逻辑设计通过做以下更改。

1024议员来满足系统的要求,设置插值模式的参数DAC选项卡,大量毁灭模式的参数ADCRFDC块的选项卡40。设置样品每个时钟周期的参数ADC选项卡,DAC选项卡,2。这意味着流的时钟频率1024 / (40 * 2)= 12.8 MHz。设置NCO的频率参数0.5GHz和NCO的阶段参数0所有16频道。

与DAC射频数据转换器块的数字接口,传输路径的硬件逻辑必须送两个样品每周期为12.8 MHz时钟。这图显示了数据接口的16个DAC智商射频转换器的数据块的数据接口。复杂的正弦信号的采样率的语气一代25.6议员(12.8 * 2)。

同样,在接收端算法必须操作2样品每个时钟周期。这图显示了数据接口的十六ADC智商射频转换器的数据块的数据接口。

运行模型和可视化正弦信号捕获的ADC语气频谱分析仪。

设计和模拟ZCU208智商模型套件

来捕获复杂ZCU208智商数据评估工具,创建一个SoC模型soc_IQ_datacapture_top最大的模型和设置硬件板选项Xilinx Zynq UltraScale + RFSoC ZCU208评估工具。这个模型包括FPGA模型soc_IQ_datacapture_fpga和处理器模型soc_IQ_datacapture_proc实例化模型引用。按以下步骤在前面的章节所提到的,射频数据转换器配置,硬件逻辑设计,处理器逻辑设计通过做以下更改。

2048议员来满足系统的要求,设置插值模式的参数DAC选项卡,大量毁灭模式的参数ADCRFDC块的选项卡4。设置样品每个时钟周期的参数ADC选项卡,DAC选项卡,4。这意味着流的时钟频率2048 / (4 * 4)= 128 MHz。设置NCO的频率参数0.5GHz和NCO的阶段参数0。

与DAC射频数据转换器块的数字接口,传输路径的硬件逻辑必须将每128 MHz时钟周期四个样品。复杂的正弦信号的采样率的语气是512代议员(128 * 4)。同样,在接收端算法必须操作4样品每个时钟周期。

运行模型和可视化正弦信号捕获的ADC语气频谱分析仪。

总结

这个例子演示了如何设计数据路径涉及射频数据转换器在Xilinx RFSoC设备。你设计一个系统,生成一个正弦信号波形与多个样品每个时钟和配置RFDC块传输速度更高的数字数据。你还设计了数据路径接收样品回设备和传输波形的仿真验证。在硬件验证结果,明白了发送和接收的语气使用Xilinx RFSoC设备——第2部分部署。可以遵循上述设计过程模型其他高数据率无线算法Xilinx RFSoC设备。