客观的：配置Zynq-7000平台和MATLAB环境。

• Zynq-7000概述
• 设置Zynq平台和软件
• 配置MATLAB环境
• 测试与Zynq硬件的连接

客观的：配置嵌入式代码生成的金宝appSimulink模型，并有效地解释生成的代码。

• 嵌入式应用的架构
• 生成ert code.
• 代码模块
• 生成代码中的数据结构
• 为HDL代码生成配置Simu金宝applink模型
• 使用HDL工作流程顾问

客观的：使用HDL Workflow Advisor配置Simulink模型，生成和构建金宝appHDL和C代码，并部署到Zynq平台。

• 为可编程逻辑配置子系统
• 配置目标接口和外围设备
• 生成IP核心并与SDK集成
• 构建和部署FPGA比特流
• 生成和部署软件界面模型
• 使用外部模式调整参数

客观的：使用各种AXI接口进行处理系统和可编程逻辑之间的数据通信。

• AXI接口概述
• AXI4-LITE应用
• 使用AXI4流
• AXI4性能考虑因素

客观的：使用处理器 - 循环验证Zynq平台上运行的算法，并在生产算法中配置执行时间。

• Zynq上的处理器 - 循环（PIL）工作流程
• 具有模型参考的PIL验证
• 代码执行分析与PIL
• PIL考虑因素

客观的：使用UDP接口在Simulink和在Zynq平台上运行的实时应用程序之间流流数据。金宝app

• 数据接口概述
• 配置数据流的UDP块
• 同步在Simulink和Zynq之间的数据金宝app
• 具有AXI流的数据接口
• 设计分区
• 数据接口注意事项

客观的：开发用于在处理系统上集成外设的设备驱动程序接口。

• 用于开发设备驱动程序的工作流程
• 使用遗留代码工具
• GPIO接口
• 交叉编译设备驱动程序

客观的：为Vivado创建和包装可重复使用的IP和注册定制板和参考设计。

• 自定义参考设计的动机
• 为Vivado创建可重复使用的IP
• 参考设计概述
• 自定义参考设计
• 注册板和自定义参考设计