4:48视频长度为4:48。
HDL编码器时钟速率管道,第1部分:简介
这两个部分分为两部分的系列,关于时钟速率管道的讨论:
- 为什么需要时钟速率
- 为什么需要将管道阶段插入针对FPGA的设计
- Simulink的样本率如何金宝app®映射到FPGA上的时钟速率
- 如何使用HDL Coder™中的过采样来扩展Simulink数据速率以更快的FPGA时钟速率金宝app
- 时钟速率如何运作
本系列的第二部分演示了如何将时钟速率管道汇率与其他HDL编码器优化相结合,以权衡速度与资源使用情况。
相关产品下载188bet金宝搏
您还可以从以下列表中选择一个网站:
如何获得最佳网站性能
选择中国网站(中文或英语)以获得最佳场地性能。其他Mathworks乡村网站未针对您所在的访问进行优化。
美洲
- AméricaLatina(Español)
- 加拿大(英语)
- 美国(英语)