混合信号块集
设计、分析和模拟模拟和混合信号系统
混合信号块集™提供组件和损伤，分析工具和测试台的模型，用于设计和验证混合信号集成电路（IC）。
您可以在不同抽象级别对PLL、数据转换器和其他系统进行建模。这些模型可用于模拟混合信号组件以及复杂的DSP算法和控制逻辑。您可以自定义模型，以包括噪声、非线性、抖动和量化效应等损伤。快速系统级模拟使用可变步长Simulink金宝app®解算器允许您调试实现并识别设计缺陷，而无需在晶体管级别模拟IC。
使用混合信号分析器应用程序，您可以分析，识别趋势和可视化混合信号数据。Cadence Virtuoso Ade Matlab Integration选项允许您将电路级仿真结果的数据库导入Matlab®。或者，您可以使用从IC设计中提取的寄生元件导入香料网表并创建或修改线性的时间不变电路。块集提供分析功能，用于处理后仿真结果以验证规格，拟合特性和报告测量。
开始：
混合信号分析仪应用程序
使用混合信号分析器应用程序在时间和频域中的混合信号数据中的相互作用，分析和识别趋势。
Cadence Virtuoso Ade Matlab Integration选项可让您将电路级瞬态，AC和DC的数据库导入MATLAB的仿真结果。
导入混合信号分析仪应用程序的Cadence Virtuoso ADE数据库。
PLL设计
在系统级设计和模拟锁相环（PLL）。典型的结构包括带有单模或双模预分频器的整数N锁相环，以及带有累加器或δ-西格玛调制器的分数N锁相环。验证并可视化设计的开环和闭环响应。
ADC和DAC设计
在系统级别设计和模拟模拟到数字（ADC）和数模（DAC）数据转换器。典型的架构包括闪存和连续近似寄存器（SAR）ADC以及二进制加权和分段的DAC。
SAR ADC随时间范围。
积木图书馆
使用诸如电荷泵、环路滤波器、相位频率检测器（PFD）、压控振荡器（VCO）、时钟分频器和采样时钟源等构建模块设计您的混合信号系统。您可以使用Simscape Electrical™。
PLL积木库。
三阶无源环路滤波器SPICE网表及其传递函数。
时间缺陷
对反馈回路中的上升和下降时间、有限的转换速率和可变的时间延迟进行建模。利用建模的时间效应，您可以运行模拟来评估稳定性和估计锁定时间。
用于VCO的功率谱和相位噪声分布。
testbenches.
测量PLL的锁定时间，相位噪声分布和操作频率，并表征构建块，例如VCO，PFD和电荷泵的性能。测量ADC的AC和DC特性和光圈抖动。
ADC TestBench用于测量直流和交流性能。
集成集成电路仿真环境
通过Cosimulation或通过使用HDL Verifier™生成SystemVerILILOG模块来重复使用System-Level混合信号模型。对于系统的数字部分，您可以使用HDL Coder™生成合成的HDL码。
