流式Radix 2^2架构实现了低延迟架构。与流式Radix 2实现相比，它通过分解和分组FFT方程节省了资源。架构有日志₄（N)阶段。每个阶段包含两个带有内存控制器的单路径延迟反馈(SDF)蝴蝶。当您使用矢量输入时，每个阶段操作的输入样本更少，因此有些阶段减少为一个简单的蝴蝶，没有SDF。

第一个SDF阶段是一个普通的蝴蝶。第二阶段将第一阶段的输出乘以- j．为了避免硬件乘数，块交换输入的实部和虚部，然后再次交换结果输出的虚部。每个阶段将旋转因子乘法的结果舍入为输入单词长度。旋转因子有两个整数位，其余的位用于小数位。旋转因子与输入数据具有相同的位宽，王．旋转因子有两个整数位，和王-2个小数位。

如果启用缩放，算法将每个蝴蝶阶段的结果除以2。在每个阶段缩放避免溢出，保持单词长度与输入相同，并导致整体缩放因子为1/N．如果禁用缩放，算法通过在每个阶段增加1位的字长来避免溢出。该图显示了每个阶段的蝴蝶和内部单词长度，不包括内存。

突发的Radix 2架构通过使用一个复杂的蝴蝶倍增器实现FFT。算法在存储整个输入帧之前不能启动，在计算完成之前不能接受下一帧。输出准备好了Port表示算法何时可以接收新数据。该图显示了带有管道寄存器的突发体系结构。

使用此体系结构时，输入数据必须符合准备好了反压力信号。

该算法仅在输入有效的端口为1。输出数据只有当输出有效的端口为1。

当可选输入重置端口为1时，算法停止当前计算，清除所有内部状态。算法开始新的计算时重置端口为0，为输入有效的端口开始一个新的帧。

不同的时延也不同FFT长度以及输入向量的大小。在您更新模型之后，块图标将显示延迟。显示的延迟是第一个有效输入和第一个有效输出之间的周期数，假设输入是连续的。若要以编程方式获取此延迟，请参见FFT块时延自动匹配．

当使用带有连续输入的突发架构时，如果您的设计等待准备好了输出0在去断言输入之前有效的，然后一个额外的数据周期到达输入。这个数据样本是下一帧的第一个样本。该算法在处理当前帧时可以保存一个样本。由于这一个样本的进步，观察到的延迟的后面帧(从输入有效的输出有效的)比报告的延迟时间短一个周期。延迟从输入时的第一个周期开始测量有效的输出时是1的第一个循环吗有效的是1。当之间的周期数准备好了端口为0，输出有效的Port is 1总是延迟- - - - - -FFTLength．

此资源和性能数据是生成的针对Xilinx的HDL的综合结果^®Virtex^®-6 (xc6vlx75t-1ff484) fpga。表中的例子是这样配置的:

合成HDL代码的性能因目标和合成选项而异。例如，对自然顺序输出的重新排序比默认的位反转输出使用更多的RAM，而实际输入比复杂输入使用更少的RAM。

对于标量输入基数2^2配置，该设计实现了326 MHz的时钟频率。延迟为1116个周期。设计使用了这些资源。

当您对相同的Radix 2^2实现进行向量化以并行处理两个16位输入样本时，该设计达到了316 MHz的时钟频率。延迟为600个周期。设计使用了这些资源。

该块仅在实现突发ra金宝appdix2架构时支持标量输入数据。突发设计达到309mhz时钟频率。时延为5811个周期。设计使用了这些资源。

在R2022a之前，该区块被命名IFFT HDL优化并包含在DSP系统工具箱™中DSP系统工具箱HDL支持金宝app图书馆。

您现在可以将FFT长度设置为4 (2)²)．在以前的版本中，FFT长度必须是8的2次方(2^3.)至2¹⁶．