hdlcoder。ReferenceDesign类
包:hdlcoder
参考设计登记对象,描述了SoC设计参考
描述
创建了设计对象的引用,您使用注册自定义参考设计一个SoC平台。refdesign
= hdlcoder.ReferenceDesign (“SynthesisTool”,toolname
)
指定你的参考设计的特点,设置参考设计对象的属性。
使用参考设计工具版本兼容版本所支持的工具。金宝app如果您选择不同的工具的版本,有可能是高密度脂蛋白编码器™是无法创建引用为IP核心集成设计项目。
创建
创建了设计对象的引用,您使用注册自定义参考设计一个SoC平台。refdesign
= hdlcoder.ReferenceDesign (“SynthesisTool”,toolname
)
输入参数
toolname
- - - - - -合成工具名称
Xilinx Vivado
(默认)|阿尔特拉第四的二世
|Xilinx ISE
|微芯片自由人SoC
合成工具名称,指定为一个特征向量。
例子:“阿尔特拉第四的二世”
属性
ReferenceDesignName
- - - - - -参考设计的名字
”
(默认)|特征向量
参考设计名称,指定为一个特征向量。在高密度脂蛋白工作流顾问,这个名字出现在参考设计下拉列表。
例子:“默认系统(Vivado 2015.4)”
BoardName
- - - - - -董事会的名字
”
(默认)|特征向量
板与该参考相关设计、指定为一个特征向量。
例子:与量子化学Enclustra火星ZX3基板的
金宝appSupportedToolVersion
- - - - - -金宝app支持工具版本
{}
(默认)|单元阵列的特征向量
一个或多个工具使用这个引用的版本设计,指定为一个单元阵列的特征向量。
例子:{' 2020.2 '}
例子:{“13.7”、“14.0”}
CustomConstraints
- - - - - -设计约束文件(可选)
{}
(默认)|单元阵列的特征向量
一个或多个设计约束文件,指定为一个单元阵列的特征向量。这个属性是可选的。
例子:{' MarsZX3_PM3.xdc '}
例子:{' MyDesign.qsf '}
CustomFiles
- - - - - -相对路径所需的文件或文件夹(可选)
{}
(默认)|单元阵列的特征向量
一个或多个相对路径引用设计需要的文件或文件夹,指定为一个单元阵列的特征向量。这个属性是可选的。
例子所需的文件或文件夹:
现有的IP核心使用的参考设计。
例如,如果IP核心,
my_ip_core
在参考设计文件夹,设置CustomFiles
来{'
my_ip_core
']PS7定义XML文件。
例如,包括PS7定义XML文件,
ps7_system_prj.xml
在一个文件夹,数据
,设置CustomFiles
来{fullfile ('
数据
”、“ps7_system_prj.xml
”)}文件夹包含引用中使用现有的IP核设计。高密度脂蛋白编码器只金宝app支持一个特定的IP核为每个合成工具文件夹名称:
为阿尔特拉®转换频率、IP核心文件必须命名的文件夹中
知识产权
。集CustomFiles
来{“ip”}
。在Xilinx®Vivado®、IP核心文件,或一个zip文件,其中包含IP核心文件,必须在一个文件夹命名
ipcore
。集CustomFiles
来{' ipcore '}
。Xilinx EDK, IP核心文件必须命名的文件夹中
pc机
。集CustomFiles
来{“pc”}
。
请注意
IP模块添加到参考设计,建议创建一个IP库文件夹,其中包含这些IP模块,然后使用addIPRepository
方法。
例子:{' my_ip_core '}
例子:{fullfile(“数据”,“ps7_system_prj.xml”)}
例子:{“ip”}
例子:{' ipcore '}
例子:{“pc”}
DeviceTreeName
- - - - - -Linux设备树的名字
特征向量
指定文件名称的设备树。为例,展示了如何使用不同的设备树文件名字当DUT的端口映射到不同的AXI4-Stream频道,看到的动态创建参考设计仅主人或奴隶只有AXI4-Stream接口。
例子:“devicetree_axistream_iio.dtb”
AddMATLABAXIManagerParameter
- - - - - -控制插入的能见度AXI经理参数
“真正的”
(默认)|“假”
|逻辑数据类型
控制的可见性需要插入AXI经理(HDL校验)参数设置目标参考设计高密度脂蛋白的任务工作流顾问。默认情况下,属性值“真正的”
,这意味着参数是可见的设置目标参考设计的任务。禁用参数,设置属性值“假”
。
指定是否启用该属性之后,你想要插入的代码生成器AXI经理IP,使用MATLABAXIManagerDefaultValue
财产。
这个属性是可选的。
例子:“假”
MATLABAXIManagerDefaultValue
- - - - - -指定是否插入AXI经理IP
“关闭”
(默认)|“JTAG”
|“以太网”
|特征向量
指定你想要插入的代码生成器AXI经理IP。您指定的值的选择需要插入AXI经理(HDL校验)下拉的设置目标参考设计高密度脂蛋白的任务工作流顾问。自动指定插入AXI管理器的IP,在你设定这个属性,设置AddMATLABAXIManagerParameter
财产“真正的”
。
这个属性是可选的。将此属性设置为一个值。
“关闭”
——禁用插入AXI管理器的IP。“JTAG”
——允许IP插入JTAG AXI经理联系。这个值将AXI经理IP插入你的参考设计。“以太网”
——允许AXI经理IP插入以太网连接。这个值将UDP AXI经理IP插入你的参考设计。
例子:“JTAG”
IPCacheZipFile
- - - - - -IP缓存文件包括在项目中
”
(默认)|“ipcache.zip”
|特征向量
指定IP缓存zip文件包含在您的项目。当您运行这个IP核心代
工作流的HDL工作流顾问,代码生成器提取该文件创建项目的任务。的构建FPGA比特流任务重用IP缓存,加速参考设计合成。
这个属性是可选的。
例子:“ipcache.zip”
ReportTimingFailure
- - - - - -报告时间失败的警告或错误
“hdlcoder.ReportTiming.Warning”
(默认)|“hdlcoder.ReportTiming.Error”
指定你想要的报告时间失败的代码生成器构建FPGA比特流任务的警告或错误。当您运行这个IP核心代
工作流的HDL工作流顾问,默认情况下,代码生成器任何时间的失败和错误报告。如果你已经实现了自定义逻辑来解决时间失败,您可以指定这些失败报告警告,而不是错误。欲了解更多,请看解决时间失败在IP核心生成和仿真软件实时FPGA的I / O工作流金宝app。
这个属性是可选的。
例子:“hdlcoder.ReportTiming.Warning”
HasProcessingSystem
- - - - - -指定如果参考设计现有处理系统(PS)
真正的
(默认)|假
|逻辑数据类型
指定如果参考设计现有的PS。
例子:“假”
GenerateIPCoreDeviceTreeNodes
- - - - - -使一代的设备树节点高密度脂蛋白编码器IP核心
假
(默认)|真正的
|逻辑数据类型
使一代的设备树节点的高密度脂蛋白编码器生成的IP核,然后将节点插入到设备树。使一代的设备树节点的IP核心,HasProcessingSystem
必须设置为真正的
。
不支持此属性如果您不需要任何额外的设备树节点插入注册设备树生成的IP核心。
例子:“真正的”
ResourcesUsed
- - - - - -董事会参考设计使用的资源
结构
董事会参考设计使用的资源,作为结构返回的字段:
LogicElements
——参考设计资源利用FPGA查找表(附近地区)
0(默认)
参考设计资源利用FPGA查找表(附近地区),指定为一个数字。
例子:hRD.ResourcesUsed。LogicElements= 100
DSP
——参考设计资源利用FPGA DSP片
0(默认)
参考设计资源利用FPGA DSP片,指定为一个数字。
例子:hRD.ResourcesUsed。DSP = 3
内存
——参考设计资源利用FPGA板内存资源
0(默认)
参考设计资源利用FPGA板RAM资源,指定为一个数字。
例子:hRD.ResourcesUsed。RAM = 32000
方法
公共方法
CallbackCustomProgrammingMethod |
函数处理自定义回调函数,在程序目标设备任务工作流执行顾问 |
CustomizeReferenceDesignFcn |
函数处理回调函数被执行之前设置目标接口任务HDL工作流顾问 |
EmbeddedCoder金宝appSupportPackage |
指定是否使用一个嵌入式编码器金宝app支持包 |
PostBuildBitstreamFcn |
函数处理回调函数,构建FPGA比特流任务后HDL工作流执行顾问 |
PostCreateProjectFcn |
函数处理回调函数会创建项目任务后HDL工作流执行顾问 |
PostSWInterfaceFcn |
函数处理自定义回调函数执行后生成软件界面任务HDL工作流顾问 |
PostTargetInterfaceFcn |
函数处理回调函数被执行设定目标接口任务后HDL工作流顾问 |
PostTargetReferenceDesignFcn |
函数处理回调函数被执行设定目标参考设计任务后HDL工作流顾问 |
addAXI4MasterInterface |
添加和定义AXI4主界面 |
addAXI4SlaveInterface |
添加和定义AXI4奴隶接口 |
addAXI4StreamInterface |
添加AXI4-Stream接口 |
addAXI4StreamVideoInterface |
添加AXI4-Stream视频接口 |
addClockInterface |
添加时钟和复位接口 |
addCustomEDKDesign |
指定赛灵思公司EDK肉类卫生项目文件 |
addCustomQsysDesign |
指定阿尔特拉转换频率项目文件 |
addCustomVivadoDesign |
指定赛灵思公司Vivado块设计Tcl出口文件 |
addCustomLiberoDesign |
指定微芯片自由人SoC块设计Tcl文件导出 |
addDeviceTree |
为设计对象的引用添加设备树 |
addDeviceTreeIncludeDirectory |
指定一个包含文件的路径来编译设备树 |
addIPRepository |
从你的IP库包括IP模块文件夹在您的自定义参考设计 |
addInternalIOInterface |
添加和定义生成之间的内部IO接口IP核和现有IP核 |
addParameter |
添加和自定义参数供您参考设计 |
validateReferenceDesign |
检查设计对象属性值的引用 |
版本历史
介绍了R2015a
MATLAB-Befehl
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