导出子系统的SystemVerilog DPI组件

HDL Verifier™与金宝app仿真软件编码器在SystemVerilog组件中使用直接编程接口(DPI)将子系统作为生成的C代码导出。您可以将此组件作为行为模型集成到您的HDL模拟中。编码器提供了定制生成的SystemVerilog结构的选项。组件生成器支持测试点访问和可调参数。金宝app编码器可选地生成一个SystemVerilog测试台，该测试台根据来自Simulink子系统的数据向量验证生成的DPI组件。金宝app下面的“模型配置参数”对话框中有此特性代码生成看见生成SystemVerilog DPI组件．

生成SystemVerilog测试台高密度脂蛋白编码器

从HDL编码器™，您可以生成SystemVerilog DPI测试台。使用测试台，使用来自整个Simulink模型生成的C代码的生成的HDL码，包括DUT和数据源。金宝app要使用此功能，整个型号必须支持C代码金宝app金宝app仿真软件编码器．您可以在下面的HDL Workflow Advisor中访问此功能HDL代码生成>设置TestBench选项，或在“模型配置参数”对话框中，在HDL代码生成>试验台．或者，对于命令行访问，设置GenerateSVDPITestBench的属性makehdltb(高密度脂蛋白编码器)看见使用SystemVerilog DPI测试台验证HDL设计(高密度脂蛋白编码器)．

产生控制信号

由SystemVerilog DPI生成器生成的所有SystemVerilog代码包含以下控制信号:

生成SystemVerilog模块界面

在端口列表或接口声明之间进行选择。在配置参数下设置此选项代码生成>SystemVerilog港口>联系．

选择命令行:使用set_param.(金宝app模型)功能并设置DPIPortConnection参数是“接口”或者的端口列表．

例如：

set_param（bdroot，'dpiportconection'，'interface'）

生成的组件功能

由SystemVerilog DPI生成器生成的SystemVerilog代码包含以下函数:

//声明导入的C函数导入“DPI”功能Chandle DPI_subsystemname._Initialize（Chandle alishedHandle）;导入“DPI”功能Chandle DPI_subsystemname._reset(输入chandle objhandle,……input real In1, inout real Out1);import“DPI”函数void DPI_subsystemname._output(input chandle objhandle，…)input real In1, inout real Out1);import“DPI”函数void DPI_subsystemname._Update（输入Chandle Objhandle，输入真实In1）;import“DPI”函数void DPI_subsystemname._终止（输入chandle objhandle）；

这里，subsystemname.为其生成代码的子系统的名称。

如果您的模型还包含可调参数，请参阅参数调优．

系统中生成的SystemVerilog代码中的功能详细信息变化。您可以检查所生成的代码以获取细节。有关上下文中生成的函数的示例，请参阅开始SystemVerilog DPI组件生成．

参数调优

您可以使用Simulink模型中的参数的各种值运行不同的模拟。金宝app如果您的系统具有可调谐参数，则生成的SystemVeriLog代码也包含每个可调谐参数的SET参数函数。

DPI组件生成器以格式为每个可调谐参数生成SET参数函数DPI_subsystemname._setparam_可调参数名称．

在这个例子中，可调增益参数有它自己的setparam_gain.函数。

导入“DPI”函数void DPI_DUT_SETPARAM_GAIN（输入CHANDLE OBJHANDLE，输入REAL DUT_P_GAIN）;

生成的SystemVerilog代码不调用这个函数。相反，使用默认参数。要在模拟过程中更改这些参数，显式地调用特定的setparam函数。例如，在标题为DUT.，您可以通过插入以下呼叫在仿真期间将增益更改为6：

DPI_dut_setparam_gain (objhandle 6);

要使参数可调，请在生成SystemVerilog代码之前从子系统创建数据对象。看到仿真过程中调谐增益参数．

测试点访问功能

该特性使您能够在您的HDL模拟器中访问SystemVerilog DPI组件的内部信号。您可以将模型中的内部信号指定为测试点，并配置SystemVerilog DPI生成器来创建单独的或分组的访问函数。

您还可以在测试点上启用日志记录。启用日志记录后，您可以使用生成的测试台将来自Simulink的日志数据与运行SystemVerilog组件时观察到的值进行比较。金宝app

看到SystemVerilog DPI组件测试点访问和开始SystemVerilog DPI组件生成．

额外的样本延迟

与原始的Simulink模型相比，生成的SystemV金宝apperilog模块在输出时引入了一个额外的样本延迟。例如，在下面的Simulink模型中，输出是输入信号的一个样金宝app本延迟版本。

生成的C代码保留了这种行为，输出包含输入信号的一个样本延迟版本。然而，在SystemVerilog包装文件中，时钟信号用于同步输入和输出信号:

始终@（提出CLK）开始DPI_BLK2_OUTPUT（BLK2_IN1，BLK2_OUT1）;dpi_blk2_update（）;结束

SystemVerilog模块的输出只能在时钟上升沿更新。这个要求引入了额外的采样延迟。