在协同仿真中使用HDL参数

您可以在共同模拟中配置Verilog或VHDL参数。当你使用Cosimulation向导生成高密度脂蛋白Cosimulation块或hdlverifier。HDLCosimulation系统对象™，即模拟选项步骤创建名为parameter_DUT. cfg,在那里DUT是您的HDL DUT的名称。配置文件包含每个HDL参数的一行，并分配了默认值。取消注释要配置的参数行，并指定一个值来覆盖默认值。

例如，考虑这个为ModelSim生成的配置文件^®cosimulation。

#取消注释行下面任何参数的默认值，你想改变。对于标记为“N/A”(不可用)的参数，无法确定默认值，但您可以以同样的方式重写。#-G/design_top/coeff1=0 #-G/design_top/coeff2=18 #-G/design_top/coeff3=74 #

改变…的值coeff1对于32，取消注释该行并赋值为32。

-G/design_top/coeff1=32 #-G/design_top/coeff2=18 #-G/design_top/coeff3=74 #

类似地，当您使用Xcelium™进行联合模拟时，配置文件中的参数是使用gpg指令强制为泛型和参数赋值。

design_top gpg”。coeff1=120 #-gpg "design_top.coeff2=18 #-gpg "design_top.coeff3=74

另请参阅

Cosimulation向导

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