原型视觉算法Zynq的硬件
你可以使用Xilinx的Vision HDL To金宝appolbox™支持包®Zynq®的硬件在基于zynq的硬件上创建视觉算法原型，并连接到真实的输入和输出视频设备。使用支持包:金宝app
捕获板上的输入或输出视频并导入到Simulink中金宝app®用于算法开发和验证。
在板上的FPGA上生成并部署视觉IP核。(需要高密度脂蛋白编码器™)
生成并部署C代码到ARM®处理器在板上。可以将FPGA中的视频数据路由到ARM®处理器中，开发针对ARM处理器的视频处理算法。(需要嵌入式编码器®）
在HDMI设备上查看算法的输出。
视频捕捉
使用此支持包，您可以从金宝appZynq设备捕捉实时视频，并将其导入Simulink。金宝app视频源可以是HDMI视频输入板，芯片测试模式发生器包括参考设计，或输出您的自定义算法板。您可以选择输入帧的颜色空间和分辨率。捕获分辨率必须匹配您的输入相机。
一旦你在Simulink中有了视频帧，你可以:金宝app
设计基于帧的视频处理算法，对实时数据输入进行操作。使用计算机视觉工具箱™库中的块来快速开发基于框架的浮点算法。
使用帧像素块从Vision HDL工具箱转换输入为像素流。使用Vision HDL工具箱库中的其他模块设计并验证像素流算法。
参考设计
的基于Xilinx zynq硬件的Vis金宝appion HDL工具箱支持包为Zynq板上的视频算法原型提供参考设计。
当您使用HDL Workflow Advisor为像素流设计生成一个HDL IP核心时，该核心包含在本参考设计中FPGA用户逻辑部分。点一个和B图中显示了在Simulink中捕获视频的选项。金宝app
FPGA用户逻辑还可以包含外部帧缓冲区内存的可选接口，这在图中没有显示。
请注意
Zynq设备上的参考设计要求整个数据路径具有相同的视频分辨率和颜色格式。您选择的分辨率必须与相机输入的分辨率匹配。针对FPGA的用户逻辑部分的设计不能修改视频流的帧大小或颜色空间。
参考设计不支持多像素流。金宝app
部署和生成的模型
通过在硬件上运行全部或部分像素流设计，可以加速视频处理系统的模拟，并可以在真实的硬件上验证其行为。要生成HDL代码并将设计部署到FPGA，您必须具有HDL Coder和用于Xilinx Z金宝appynq平台的HDL编码器支持包，以及Xilinx Vivado®和Xilinx SDK。
在FPGA定位之后，可以将现场输出帧从FPGA用户逻辑捕获回Simulink以进行进一步处理和分析。金宝app您还可以查看连接到您的板的HDMI输出。使用生成的硬件接口模型，您可以在仿真期间从Simulink控制视频捕获选项和读写FPGA用户逻辑上的axis - lite端口。金宝app
FPGA的目标步骤也生成一个软件界面模型．该模型支持针对Zynq金宝app硬件的软件，包括外部模式、处理器在环和全面部署。它提供数据路径控制，以及到FPGA目标子系统上定义的任何axis - lite端口的接口。从这个模型中，您可以生成驱动或响应FPGA用户逻辑上的axis - lite端口的ARM代码。然后可以将代码部署到板上，以便与FPGA用户逻辑一起运行。要将软件部署到ARM处理器，您必须具有嵌入式编码器和Xilinx Zynq平台的嵌金宝app入式编码器支持包．
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