SoC Blockset报告:无法从给定的dts生成dtb文件/ dtsi文件

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安德鲁•布伦南 9月18日。2021

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https://de.mathworks.com/matlabcentral/answers/1455929-soc-blockset-reports-unable-to-generate-dtb-file-from-given-dts-dtsi-files

Kommentiert: 安德鲁•布伦南我2021年11月26日

构建PublishCustomBoardExample ZCU106。

我得到以下公司(见最后的文本错误味精(s)):

> > hdlsetuptoolpath (“Toolname”、“Xilinx Vivado”、“路径”,“C: \ Xilinx \ Vivado \ 2020.1 \ bin \ vivado.bat ');

将在Xilinx Vivado路径(s)到系统路径:

C: \ Xilinx \ Vivado \ 2020.1 \ bin

> > boar金宝appdSupportObj = createCustomBoard;

创建文件夹为目标的董事会支持ZCU106文件夹C: \用户\安德鲁\ \ MA金宝appTLAB \ \ R2021a \ xilinxsoc示例文档\ PublishCustomBoardExample \ zcu106SoCCustomBoardSupport”……

创建框架为目标“董事会支持ZCU106”……金宝app

注册目标“董事会支持ZCU106”……金宝app

完成了。

> > soc.sdk。setupSoftwareTools (“Zynq ZCU106定制SoC委员会”);

> >测试(boardSu金宝apppportObj“特性”,“部署”);

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

测试:部署

# # # # # # # # # #测试:部署(FPGA模型和DUT块)# # # # # # # # # #

# # # # # # # # # #测试:部署(MathWorks所需产品和供应商工具)# # # #下载188bet金宝搏 # # # # # #

# # # # # # # # # #测试:部署(模型编译)# # # # # # # # # #

使用一种新的自动生成的地图,因为没有地图的存在。

# # # # # # # # # #测试:部署(构建信息)# # # # # # # # # #

# # #使用SoC系统信息从用户“C: \ \安德鲁\ AppData \当地\ Temp \ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ socsysinfo.mat”

# # # # # # # # # #测试:部署(生成外部模式模型)# # # # # # # # # #

# # # mSoCRamp_sw生成软件系统

# # #生成软件系统:C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ mSoCRamp_sw.slx。

# # # # # # # # # #测试:部署(blockSubsystem生成IPCore) # # # # # # # # # #

- - - - - - - - - - -生成IPCore mSoCRamp_fpga /子系统- - - - - - - - - - -

# # #工作流程开始。

# # #从模型加载设置。

# # # + + + + + + + + + + + + + +任务生成RTL代码和IP核心+ + + + + + + + + + + + + +

# # #生成mSoCRamp_fpga /子系统的高密度脂蛋白。

# # #使用配置设置模型mSoCRamp_fpga HDL代码生成参数。

# # #“mSoCRamp_fpga”高密度脂蛋白检查运行模型。

# # #开始编译模型的“mSoCRamp_fpga”……

# # #应用高密度脂蛋白对模型优化“mSoCRamp_fpga”……

# # #“AdaptivePipelining”设置为“关闭”模型。“AdaptivePipelining”插入管道寄存器输入或输出或两个港口的某些块创建模式有效地映射块DSP目标FPGA单元设备。要启用自适应流水线,请将选项设置为“上”。

# # #“LUTMapToRAM”设置为“在”模型。这个选项用于查找表映射到一块RAM在硬件。禁用管道插入查找表映射到内存,请将选项设置为“关闭”。

# # #开始生成模型。

# # #模型生成完成。

# # #开始硬件描述语言(VHDL)代码生成“mSoCRamp_fpga”。

# # #工作mSoCRamp_fpga /子系统/测试源/计数器C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_src_Counter.vhd hdlcoder \子系统。

# # #工作mSoCRamp_fpga /子系统/测试源C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_src_Test_Source.vhd hdlcoder \子系统。

# # #工作mSoCRamp_fpga /子系统C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_src_Subsystem.vhd hdlcoder \子系统。

# # #代码生成“mSoCRamp_fpga”完成。

# # #创建subsystem_ip_src_Subsystem_report.html HDL代码生成检查报告

# # # HDL检查mSoCRamp_fpga完成0错误,0警告,2的消息。

# # # HDL代码生成完成。

# # #开始IP核心的一代。

# # #开始硬件描述语言(VHDL)代码生成“mSoCRamp_fpga”。

# # #工作subsystem_ip / subsystem_ip_reset_sync C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_reset_sync.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_dut C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_dut.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi4_stream_0_master / subsystem_ip_fifo_data_OUT / subsystem_ip_fifo_data_OUT_classic / subsystem_ip_SimpleDualPortRAM_generic C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_SimpleDualPortRAM_generic.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi4_stream_0_master / subsystem_ip_fifo_data_OUT C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_fifo_data_OUT.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi4_stream_0_master / subsystem_ip_fifo_TLAST_OUT / subsystem_ip_fifo_TLAST_OUT_classic / subsystem_ip_SimpleDualPortRAM_singlebit C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_SimpleDualPortRAM_singlebit.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi4_stream_0_master / subsystem_ip_fifo_TLAST_OUT C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_fifo_TLAST_OUT.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi4_stream_0_master C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_axi4_stream_0_master.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi_lite / subsystem_ip_addr_decoder C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_addr_decoder.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi_lite / subsystem_ip_axi_lite_module C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_axi_lite_module.vhd hdlcoder \子系统。

# # #工作subsystem_ip / subsystem_ip_axi_lite C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip_axi_lite.vhd hdlcoder \子系统。

# # #工作在subsystem_ip C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ subsystem_ip.vhd hdlcoder \子系统。

# # #代码生成“mSoCRamp_fpga”完成。

# # # HDL代码生成完成。

# # #生成日志文件:C:\Users\Andrew\AppData\Local\Temp\ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ \ hdlsrc \ mSoCRamp_fpga \ workflow_task_VivadoIPPackager.log hdlcoder \子系统

# # #任务”Vivado IP包装机”成功。

# # #

* * * * * * Vivado v2020.1(64位)

* * * *软件构建2902540于2020年5月27日结婚19:54:49联合化疗

* * * * IP建立2902112于2020年5月27日结婚22:43:36联合化疗

vivado_ip_package来源。tcl -notrace

信息(ProjectBase 1 - 489):主机操作系统只允许260个字符在一个正常的路径。这个项目是存储在一个路径有超过80个字符。如果你的经验与知识产权问题,屏蔽设计,或文件不存在,请考虑将项目移动到一个位置,更短的路径。或者考虑使用操作系统路径替换命令路径的一部分映射到一个驱动器。

当前项目路径是C: /用户/ Andrew / AppData /地方/ Temp / tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 / soc_prj / hdlcoder /子系统/ ipcore / subsystem_ip_v1_0 prj_ip”

信息:[IP_Flow 19 - 234]令人耳目一新的IP存储库

信息:[IP_Flow 19 - 1700]加载用户IP存储库的c: /用户/ Andrew / AppData /地方/ Temp / tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 / soc_prj / hdlcoder /子系统/ ipcore”。

警告:[IP_Flow 19 - 3656]如果你移动项目存储库的路径“c: /用户/ Andrew / AppData /地方/ Temp / tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 / soc_prj / hdlcoder /子系统/ ipcore”可能成为无效。一个更好的位置来存储库将在项目附近的道路。(当前项目位置是c: /用户/ Andrew / AppData /地方/ Temp / tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 / soc_prj / hdlcoder /子系统/ ipcore / subsystem_ip_v1_0 prj_ip”)。

信息:[IP_Flow 19 - 2313]加载Vivado IP库“C: / Xilinx / Vivado / 2020.1 /数据/ IP。

信息:[IP_Flow 19 - 5107]推断总线接口的AXI4_Stream_0_Master定义“xilinx.com接口:轴:1.0”(从Xilinx库)。

信息:[IP_Flow 19 - 5107]推断总线接口的AXI4_Lite定义“xilinx.com接口:aximm: 1.0”(从Xilinx库)。

信息:[IP_Flow 19 - 5107]推断总线接口的AXI4_Lite_ARESETN定义“xilinx.com:信号:重置:1.0”(从Xilinx库)。

信息:[IP_Flow 19 - 5107]推断总线接口的IPCORE_RESETN定义“xilinx.com:信号:重置:1.0”(从Xilinx库)。

信息:[IP_Flow 19 - 5107]推断总线接口的AXI4_Lite_ACLK定义“xilinx.com:信号:时钟:1.0”(从Xilinx库)。

信息:[IP_Flow 19 - 5107]推断总线接口的IPCORE_CLK定义“xilinx.com:信号:时钟:1.0”(从Xilinx库)。

信息:(IP_Flow 19 - 4728)总线接口“AXI4_Lite_ARESETN”:添加接口参数“极性”与“ACTIVE_LOW”价值。

信息:(IP_Flow 19 - 4728)总线接口“IPCORE_RESETN”:添加接口参数“极性”与“ACTIVE_LOW”价值。

信息:(IP_Flow 19 - 4728)总线接口“AXI4_Lite_ACLK”:添加接口参数“ASSOCIATED_BUSIF”与“AXI4_Lite”价值。

信息:(IP_Flow 19 - 4728)总线接口“AXI4_Lite_ACLK”:添加接口参数“ASSOCIATED_RESET”与“AXI4_Lite_ARESETN”价值。

信息:(IP_Flow 19 - 4728)总线接口“IPCORE_CLK”:添加接口参数“ASSOCIATED_RESET”与“IPCORE_RESETN”价值。

警告:[IP_Flow 19 - 3158]总线接口“AXI4_Stream_0_Master”: FREQ_HZ总线参数缺少AXI接口,接口不相关的时钟。

警告:[IP_Flow 19 - 5661]总线接口“IPCORE_CLK”没有任何总线接口与之关联。

所需信息:[IP_Flow 19 - 2181]支付没有设置这个核心。

产品信息:[IP_Flow 19 - 2187]指导文件丢失。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_src_Counter。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_src_Counter。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_src_Test_Source。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_src_Test_Source。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_src_Subsystem。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_src_Subsystem。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_reset_sync。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_reset_sync。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_dut。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_dut。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_SimpleDualPortRAM_generic。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_SimpleDualPortRAM_generic。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_fifo_data_OUT。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_fifo_data_OUT。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_SimpleDualPortRAM_singlebit。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_SimpleDualPortRAM_singlebit。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_fifo_TLAST_OUT。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_fifo_TLAST_OUT。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_axi4_stream_0_master。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_axi4_stream_0_master。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_addr_decoder。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_addr_decoder。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_axi_lite_module。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_axi_lite_module。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_axi_lite。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip_axi_lite。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip。vhd xilinx_anylanguagesynthesis“文件组中已经存在,不能再添加一次。

警告:[IP_Flow 19 - 1971]文件名为“hdl硬件描述语言(vhdl) / subsystem_ip。vhd xilinx_anylanguagebehavioralsimulation“文件组中已经存在,不能再添加一次。

信息(常见的17 - 206):退出Vivado坐2021年9月18日21:50:36…

运行时间是19.7032秒。

# # #工作流程完成。

# # # # # # # # # #测试:部署(创建项目)# # # # # # # # # #

生成Xilinx设计- - - - - - - - - - - - - - - - - - - - - - Tcl文件

- - - - - - - - - - - - - - - - - - - - - -生成约束文件

- - - - - - - - - - - - - - - - - - - - - -创建Vivado项目

# # # # # # # # # #开始比特流生成(30 - 60分钟)# # # # # # # # # #

- - - - - - - - - - -建筑Vivado项目6 - - - - - - - - - - -并行工作

# # #使用SoC系统信息从用户“C: \ \安德鲁\ AppData \当地\ Temp \ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23 \ soc_prj \ socsysinfo.mat”

# # # # # # # # # #测试:部署(Test Connection) # # # # # # # # # #

ans =

逻辑

# # #跳过操作系统验证……

# # # # # # # # # #测试:部署(负载比特流)# # # # # # # # # #

# # #跳过操作系统验证……

gmake:进入目录C: /用户/ Andrew / AppData /地方/ Temp / TPFEDD ~ 1 / soc_prj / dts的

(预处理)

gmake:离开目录C: /用户/ Andrew / AppData /地方/ Temp / TPFEDD ~ 1 / soc_prj / dts的

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

在soc.sdk.verify断言失败。部署[bsName = BoardSuppor金宝apptForZCU106 # ext, hwName = ZynqZCU106CustomSoCBoard # ext] / testDeployment和它不运行完成。

- - - - - - - - - - - - - - - - -

测试诊断:

- - - - - - - - - - - - - - - - -

错误验证部署(负载比特流)

细节:无法从给定的dts生成dtb文件/ dtsi文件。提供相应的董事会dts / dtsi文件在socBuilder定制目标创建和运行。

重现步骤:1。将C: \ ProgramData \ MATLAB金宝app工具箱\ SupportPackages \ R2021a \ \ soc \ SupportPackages \ sdk \ testmodels MATLAB路径

2。打开mSoCRamp

3所示。从应用画廊,选择系统芯片(SoC)和设置硬件板Zynq ZCU106定制SoC

4所示。点击配置构建和部署和步骤通过屏幕

- - - - - - - - - - - - - - - - - -

堆栈信息:

- - - - - - - - - - - - - - - - - -

在C: \ ProgramData \ MATLA金宝appB工具箱\ SupportPackages \ R2021a \ \ soc \ SupportPackages \ sdk \ + soc \ + sdk \ \ errorFree +验证。p (errorFree)在0

在C: \ ProgramData \ MATLA金宝appB工具箱\ SupportPackages \ R2021a \ \ soc \ SupportPackages \ sdk \ + soc \ + sdk \ +验证\部署。p (Deployment.testDeployment)在0

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

警告:删除用户“C: \ \安德鲁\ AppData \本地\ Temp \ tpfeddb2b6_dd30_4cd0_ba6d_9fcc5f0b8b23”失败了。引起的:

没有删除目录。

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

失败的总结:

名字不完整的原因失败(年代)

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

soc.sdk.verify。部署[bsName = BoardSuppor金宝apptForZCU106 # ext, hwName = ZynqZCU106CustomSoCBoard # ext] / testDeployment X X失败的断言。

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

功能结果

是_____________ __________

{“部署”}{'失败'}

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

测试结果记录

> >

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安德鲁•布伦南我2021年11月26日

你好基肖尔,

对不起刚刚注意到这个问题,是一个新手的错误(我)。

克隆的文件从存储库和每件事似乎建立了。

谢谢

安德鲁

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